Устройство декодирования линейногоциклического кода

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Реснублик (щ809568

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное и авт. саид-ву (22) Заявлено 260Z79 (2! )2730805/18-09 с присоединением заявки йо— (23) Приоритет р )м. к,.

Н 03 К 13/34//

G Об f 11/12

Н 04 . 1/10

Государственный комитет

СССР ио делам изобретений и открытий

Опубликовано 28.02.81. Бюллетень М 8 (53) УДК 6 21. 39 4 . 14 (088. 8) Дата опубликовамия описания 280281 (72) Авторы изобретения

А. Г. Парр, В. Д. Колесник и C. A. Сопов (71) Заявитель (54 ) УСТРОЙСТВО ДЕКОДИРОВАНИЯ JIHH EAHOI О ЦИКЛИЧЕСКОГО

КОДА

Изобретение относится к технике радиосвязи и может использоваться для помехоустойчивого приема в системах космической радиосвязи. 5

Известно устройство декодирования линейного циклического кода, содержащее объединенные по первому входу первый блок логического сложения и первый инвертор, выход которого через второй блок логического сложения подключен хо входу второго инвертора, при этом вторые входы первого и второго блока логического сложения объединены, а также первый канал декодирования, содержащий буферный регистр и кодовый фильтр, выход которого подключен ко входам пороговых блоков, причем выход первого блока логического сложения подключен к первому входу первого канала декодирования(1 .

Однако известное устройство имеет низкие помехоустойчивость и быстродействие.

Цель изобретения — повышение помехоустойчивости и быстродействия.

Поставленная цель достигается тем, что в устройство декодирования линейного циклического кода, содержащЕе объединенные по первому входу первый блок логического сложения и первый инвертор, выход которого через вторсй блок логического сложения подключен ко входу второго инвертора, при этом вторые входы первого и второго блока логического сложения объединены, а также первый канал декодирования, содержащий буферный регистр и кодовый фильтр, выход которого подключен ко входам пороговых блоков, причем выход первого блока логического сложения подключен к первому .входу первого канала декодирования, введены второй канал декодирования н блок выбора канала, при этом к первому входу второго канала декодирования подключен выход второго инвертора, а три выхода каждого канала декодирования подключены к соответствующим входам блока выбора канала, выходы которого подключены ко вторым входам каждого канала де- кодирования.

При этом в каждый канал декодировайия введены первый сумматор по модулю два, первый ключ, два блока совпадения, последовательно соединенные элемент памяти и второй ключ, а также последовательно соединенные третий ключ, счетный триггер, второй суычатор по модулю два, третий блок совпа8095á8

С детектора качества стертые символы

001000000

Последовательность, Ь

Последовательность, Ь

0 1 1 0 0 0 0 0 О

0 1 0 0 О О О 0 О

Oq Х) ° 0; дения и управляющий триггер, при этом второй выход элемента памяти подклю чен ко второму входу второго сумматора по модулю два, а выход второго ключа подключен ко входам третьего ключа и буферного регистра, выход которого подключен ко входу первого ключа и первому входу первого сумматора по модулю два, ко второму входу которого, объединенному с первым входом первого блока совпадения, под- щ ключен выход кодового фильтра, а выход первого сумматора по модулю два подключен ко второму входу второго ключа, выходы пороговых блоков подключены к соответствующим входам буферного регистра, первого блока совпадения и кодового фильтра, а также через второй блок совпадения к третьему входу кодового фильтра, четвертый вход которого объединен со входом элемента памяти и является 2О первым входом каждого канала декоди- рования, вторым входом которого является второй вход третьего блока совпадения, а первым, вторым и третьим выходами каждого канала декодирования являются соответственно выходы первого ключа, управляющего триггера и первого блока совпадения.

Причем пороговый блок выполнен в М виде последовательно соединенных сумматора, усилителя с переменным порогом усиления и каскада сопряжения, выход которого является выходом порогового блока, входом которого явля- 35 ется вход сумматора.

Входная последовательность, Ь О 1 0 О 0 0 0 0 О

Далее b и Ьз поступают в два иден тичных канала декодирования 5 и б.

Пример работы первого к-нала 5 декодирования. Входная последовательность Ь„ через элемент 7 памяти, зам кнутый второй ключ 9 поступает в буферный регистр 11 и в кодовый фильтр

19, произвОдящий вычисление синдрома

4, 46

Ъ. где Н вЂ” транспортированная проверочная матрица кода, составленная из коэффициентов проверочного полинома вида h(x) 1 + х1 + x5 + хФ + х9 +

+ Х10 + Х 1 + ХФ2-, 65

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство декодирования линейного циклического кода содержит первый и второй инверторы 1 и 2 соответственно, первый и второй блоки 3 и 4 логического сложения соответственно, первый и второй каналы декодирования

5 и б соответственно, каждый из которых состоит из элемента 7 памяти, первого, второго и третьего ключей

8, 9 и 10 соответственно, буферного регистра 11, счетного триггера 12, первого и второго сумматоров 13 и 14 по модулю два соответственно, первого, второго и третьего блоков 15, 1б и 17 совладения соответственно, управляющего триггера 18, кодового фильтра 9 и трех пороговых блоков

2G, каждый из которых содержит сумматор 21, усилитель 22 с переменным порогом усиления и каскад 23 сопряжения, блок 24 выбора канала, состоящий из двух счетчиков 25 и 2б ошибок, трех дешифраторов 27 — 29, управляющего триггера 30, восьми схем

31-38 совпадения и инвертора 39. устройство работает следующим образом.

На вход устройства поступает информационная последовательность Ь и сигналы, соответствующие стертым символам в принятом сообщении. С помощью инверторов 1, 2 и блоков 3, 4 логического сложения формируются две последовательности Ь., и Ьц, являющиеся результатами замены, стертых символов на "1" и "0" в последовательности Ь.

0 0 0 0 1 1 0 0 0 1 0 1 О 1 1

О О 1 О О О 0 0 0 0 1 0 0 О 0

О О 1 0 0 О О 0 О 1 1 1 О 1 1

0 0 О О 1 1 0 О О 1 0 1 0 11

Если ошибок при передаче нет, то Н

Оа При наличии ОшибОк Во вхОднОй последовательности состояние будет ненулевым. После заполнения буФерного регистра 11 и элемента 7 памяти (первые 24-е такта) ключ 9 соединяет выход с входом, ключ 8 размыкается и производится циклический сдвиг в буферном регистре 11 и кодовом фильтре

19. При каждом сдвиге записанное значение сравнивается с каждой из трех

КОМбииаций покрывающего множества (0 (x)j (где J 1, 2, 3), включавщеГО в себя полиномы

809568

13

16

17

20 3

22 4

23

24

Выход кодового фильтра 19 первого канала подключен.к счетчику 25 оши" бок. K счетчику 26 подключен выход кодового фильтра второго канала декодирования 6. Выполнение операций, соответствующих первым 18 пунктам таблицы, происходит с помощью схеэы

33 совпадения, открытой до момента обнаружения трех ошибок в каждом ке

0 (х) = х Ь + x8+ x7+ x++ x +

+x+1; (х) = х + х + х8 + х + х +

17 9 5 Ф

+ x2 + х.

Полиномы множества $0 j(x)) реализуются с помощью комбинации прямых и инверсных разрядов кодового фильтра

19. Вычисление веса разностей принятой последовательности Ь„ и полиномов множества корректируемых ошибок вы-, полняется с помощью пороговых элемен- )O тов, собранных иа базе операционных усилителей.

На входы сумматоров 21 поступают сигналы с соответствующих выходов ячеек кодового фильтра 19. Ко входу усилителя 22 через переменное сопротивление подключен источник постоянного напряжения, имеющий полярность, противоположную полярности сигнала на выходе сумматора 21. С помощью источника и переменного сопротивления 20 задается величина порога срабатывания усилителя 22. Сигнал с выхода усилителя 22 через каскад 23 сопряжения и второй блок 16 совпадения поступает в кодовый фильтр 19 для р5. размыкания обратной связи.

Если сигнал .появился на выходе пороговых элементов, соответствующих

A (x) или 0 (х), то сигнал с выхода каскада сопряжения поступает в бу- Зу ферный регистр 11, значение в котором меняется на противоположное, и в кодовый Фильтр, где инвертируется состояние соответствующих разрядов., При условии, что сигнал на выхо-. де второго блока 16 совпадения появляется после i-ого сдвига, переданное слово восстанавливается при выполнении еще 23 †сдвигов, в течение которых исправленная часть кодового слова дополняется 11-тью символами, 4О поступающими из кодового фильтра 19.

Первый ключ 8 замыкается и декодированная последовательность появляется на выходе буферного регистра 11. В то же время через замкнутый второй ключ 9 осуществляется прием следующего кодового блока. В течение первых

24 тактов входная последовательность через замкнутый третий ключ 10 поступает на счетный триггер 12,.осуществляющий проверку на четность входной последовательности. По окончании 24 тактов третий ключ 10 размыкается, сигнал с выхода счетного триггера 12 сравнивается со значением 24 символа кодового слова, являющегося результатом проверки на четкость на передающей стороне. Логическая единица на выходе сумматора 14 по модулю два указывает на отсутствие ошибки s принятой последовательности или на на- фф личие ошибок, кратных двум. Логический ноль на выходе сумматора 14 по модулю два указывает на наличие 1, 3,5,7... и так далее ошибок. На третий блок 17 совпаления поступают сиг- Я налы с сумматора 14 по модулю два и дешифратора 27 трех ошибок первого канала. Сигнал на выходе третьего блока 17 совпадения появляется только в случае наличия логической единицы с третьего ключа 10 и сигнала с дешифратора 27 трех ошибок. Это свидетельствует о появлении четырех некорректируеьалх ошибок в кодовом слове. Полученный сигнал через управляющий триггер 18 поступает в блок 24 выбора канала.

Логика работы блока выбора канала представлена в таблице.

809568 каналов нли четырех ошибок в первом канале. Дешифратор 29 и управляющий триггер 30 служат пля отпирания схем ,31 и 32 совпадения в случае обнаружения трех ошибок в первом и втором каналах 5 и 6 декодирования. Схема

33 при этом запирается сигналом с противоположного плеча управляющего триггера 30. В этом случае доступ абонента к каналам осуществляется также при отсутствии сигнала "Четыре .ошибки", поступающего с управляющих триггеров 18 обоих каналов.

Выполнение операций, соответствующих пунктам 23, 24 и 25 таблицы, осу-. ществляется с помощью схемы 37 сов« падения, Открытой сигналом "Четыре 1э ошибки" перного канала и сигнапом С управляющего триггера 30.

Инвертор 39 и схема 34, 35 и 38 совпадения обраэуют схему приоритета первого канала для случая одновре- щ менного появления трех корректируемых ошибок в первом и втором каналах

Использование в устройстве двух параллельных каналов декодирования и блока выбора канала позволяет приме- д нять данное устройство в канале со стИранием, что снижает требуемое отношение сигнал/шум на входе приемника в 1,5 раза при неизменной вероятности ошибки на один двоичный символ. формула изобретения

1. Устройство декодирования линейного циклического кода, содержащее 35 объединенные по первому входу первый блок логического сложения и первый инвертор, выход которого через второй блок логического сложения подключен ко входу второго инвертора, нри этом вторые входы первого и второго блока логического сложения объединены, а также первый канал декодирования, содержащий буферный регистр и кодовый Фильтр, выход которого подключен ко входам пороговых блоков, 45 причем выход первого блока логического сложения подключен к первому входу первого канала декодирования, о т— л и ч а ю щ е е с я тем, что, с целью повьыения помехоустойчивости и Я) быстродействия, в него введены второй канал декодщ„ювания и блок выбора канала, при этом к первому входу второго канала декодирования подключен выход второго инвертора, а три выхода у каждого канала декодирования подключены к соответствующим входам блока выбора канала, выходы которого подключены ко вторым входам каждого канала декодирования.

2. Устройство по п. 1, о т л н ч а ю щ е е с я тем, что в каждый канал декодирования введены первый сумматор по модулю два, первый ключ, два блока совпадения, последовательно соединенные элемент памяти и второй ключ, а также последовательно соединенные третий ключ, счетный триггер, второй сумматор по модулю два, третий блок совпадения и управлякщнй триггер, при этом второй выход элемента. памяти подключен ко второму входу второго сумматора по модулю два, а выход второго ключа подключен хо входам третьего ключа и буферного регистра, выход которого подключен ко входу первого ключа и первому входу первого сумматора по модулю два, ко второму входу которо,го, объединенному с первым входом первого блока совпадения, подключен выход кодового фильтра, а выход первого сумматора по модулю два подключен ко второму входу второго ключа, выходы пороговых блоков подключены к соответствующим входам буферного регистра, первого блока совпадения и кодового фильтра, а также через второй блок совпадения к третьему входу кодового фильтра, четвертый вход которого объединен со входом элемента памяти и является первым входом каждого канала декодирования, вторым входом которого является второй вход третьего блока совпадения, а первым, вторым и третьим выходами каждого канала декодирования являются соответственно выходы первого ключа, управляющего триггера и первого блока совпадения .

3. Устройство по п. 2, о т л и ч а ю щ е е с я тем, что пороговый блок выполнен в виде последовательно соединенных сумматора, усилителя с .переменным порогом усиления и каскада сопряжения, выход которого является выходом порбгового блока, входом крторого является вход сумматора °

Источники информации, принятые во внимание при экспертизе

1. Kasami Т. nDecoding . Procedure

for HOI bi p Ie-Е ггог-Correct i ng Сус1i с

Codes", ТЕЕЕ Transactions IT-10", М 2, 1964, р. 134-138 (прототип), 809568

Составитель Е. Голуб

Редактор Л. Пчелинская Текред Т.Маточка КорректоР Г. Решетник

Тираж 999 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,,Раушская наб., д. 4/5

Заказ 458/78

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4