Устройство для спектральногоанализа

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

K АВТОРСКОМУ СВИ ИТЕДЬСТВУ

Союз Соввтскик

Социалистичвскик

Реслублик (ii) 81 3286 (61) Дополнительное к авт. свид-ву— (22) Заявлено 19.06.78 (21) 26 31209/18-24 с присоединением заявки ¹ (23) Приоритет— (51)М. Кл.з

G 01 R 23/00

Хосударствеииый комитет

СССР ио делам изобретений и открытий

Опубликовано 15.0381. Бюллетень № 10

Дата опубликования описания 150 381 (5З) УДК681, 323 (088. 8) (72) Авторы изобретения

В. П. Шмерко, В.Д. Дубов ец, A. Ю. Гари н, Н. А. Маслакова и М. A. Орлов техццщ „„ t„ . r ольЯЮТЕ и (73) Заявитель

Минский радиотехнический институт (54) УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО АНАЛИЗА

Изобретение относится к,цифровой вычислительной технике и может быть использовано .прн создании специализированных вычислительных машин для спектрального анализа процессов и сигналов, имитаторов случайных процессов с заданными управляемыми спектральными характеристиками, вычислительно-моделирукщих комплексов для испытаний изделий на вибрационные, ударные, электрические, и другие воздействия, навигационных и радиолокационных систем слежения и обнаружения.

Известно устройство для спектрального анализа, которое позволяет получить спектр или спектр мощности процессов и сигналов в одной из базисных систем функций. Оно обеспечивает вычисления оценок спектральных характеристик в классической системе три. гонометрических функций одним из наиболее быстродействука их способов— быстрым преобразованием Фурье 111.

Известны другие устройства, которые позволяют получить оценки спектра или спектра мощности в системе базисных функций Уолша и в основу их работы положен способ преобразования

Уолша. 30

Существенными признаками устройства $1j являются применение блока задания системы базисных функций в виде функционального генератора или долговременной памяти, осуществляющий формирование в заданные моменты времени выборочные значения безисных функций в частности, тригонометрических или функций Уолша, арифметическогс блока, включакщего в себя блок умножени я и сумматор, блок а управления, регламентирующего вз аимодей стаи е всех структурных узлов устройства.

Недостаток известного устройства связан с невозможностью получения непосредственно по реализации процесса спектра мощности Уолша.

Наиболее близким по технической сущности к предлагаемому является анализ атор, содержащий блок вычисления корреляционной функции, сумматор, два переключателя, блок памяти, блок вычисления спектра мощности

Фурье, счетчик и триггер. Устройство обеспечивает вычисление спектра мощности Фурье процесса и его корреляционной функции (2).

Недостатками таких устройств для спектрального анализа, присущим а полной мере к известному является

81 3286 принципиальная невозможност ь получения спектра мощности Уолша непосредственно из спектра мощности Фурье, т. е. ограничение функциональных возможностей, что не позволяет решить ряд задач в условиях, когда исходный (анализируемый) процесс недоступен для анализа, но его характеристики известны априори и заданы в виде спектра мощности Фурье, а также невозможность вычисления отдельных, заданных компонент спектра мощности

Уолша.

Цель изобретения — расширение функциональных возможностей з а счет получения спектра мощности Уолша по известному спектру мощности Фурье. 15

Поставленная цель достигается тем, что в устройство для спектрального анализа, содержащее счетчик, первый вход которого является первым входом устройства, второй вход счетчика 20 объединен с первым входом сумматора, первый выход счетчика подключен ко входу первого триггера, блок вычисления спектра мощности Фурье, вход которого является вторым входом устрой- 25 ства, а выход соединен с первым входом первого блока памяти, второй вход которого является третьим входом устройства, введены дешифратор, формирователь адреса и блок синхронизации, два блока памяти, два блока формирования дополнительного кода, блок элементов И, второй триггер, блок элементов ИЛИ, переключатель и блок умножения, входы которого подключены соответственно к выходу первого блока З5 памяти и к выходу блока элементов

ИЛИ, входы которого подключены соответственно к выходам второго и третьего блоков памяти, входы которых подключены соответственно к первому и 4Q второму выходам переключателя, входы которого соединены соответственно с выходом второго триггера и с первым выходом первого и второго блоков фоРмиРования дополнительного кода, 4 вторые входы которых соединены соответственно .с первым и вторым входами блока элементов И, входы первого блока формирования дополнительного кода подключены соответственно к выходу счетчика и к выходу первого триггера, входы второго блока формирования дополнительного кода соединены соответственно с выходом формирователя адреса, и с выходом первого триггера, третий вход первого блока памяти подклю- 55 чен к выходу формирователя адреса, вход второго триггера соединен с выходом блока элементов И, выход блока умножения соединен со вторым входом сумматор а. бО

На чертеже представлена структур ная схема устройства.

Устройство содержит счетчик 1, дешифратор 2, формирователь 3 адреса, блок 4 синхронизации, первый 5 и второй 6 триггеры, первый 7 и второй 8 блоки формирования дополнительного кода, блок 9 элементов И, переключатель 10, блок 11 вычисления спектра мощности Фурье, первый 12, второй 13 и третий 14 блоки памяти, блок

15 элементов ИЛИ, блок 16 умножения, сумматор 17.

Первые входы устройства и счетчика 1 соединены между собой, второй вход последнего подключен к выходу блока 4 синхронизации и второму входу сумматора 17, первый выход подключен ко входу дешифратора 2 и второму входу первого блока 7 формирования дополнительного кода, а второй выход соединен со входом первого триггера 5, вход которого подключен к первым входам первого 7 и второго 8 блоков формирования дополнительного кода, первые выходы которых соединены с первым и вторым входами блока элементов И 9, а вторые выходы подключены к первому и третьему выходам переключателя 10 соответственно, первый и второй выходы последнего подключены ко входам второго 13 и третьего

14 блоков памяти соответственно, сое.диненными выходами соответственно с первым и вторым входами блока 15 элементов ИЛИ, выход которого подключен к первому входу блока 16 умножения, который вторым входом подключен к выходу первого блока 12 памяти, а выходом подключен к первому входу сумматора 17, включенного последовательно с выходом устройства, дешифратор 2, формирователь 3 адреса и блок

4 синхронизации соединены последовательно, причем вход последнего подключен ко вторым входам второго блока 8 формирования дополнительного кода и первого блока 12 памяти, вход блока 11 вычисления спектра мощности

Фурье соединен со вторым входом устройства, а выход подключен к первому входу первого блока 12 памяти, соединенного третьим входом с третьим входом устройства, конъюнктор 9 и второй триггер б соединены последовательно, причем выход последнего подключен ко второму входу переключат еля 10.

Счетчик 1 предназначен для формирования последовательностей номеров

r вычисляемых коэффициентов спектра мощности Уолша. Начальное состояние счетчика, т.е. первый номер r, с которого необходимо начать вычисления, записывается с первого входа устройства, а изменение состояния счетчика на единицу выполняется по импульсу, поступающему на его второй вход. Разрядность счетчика m определяется максимальн} м количеством пересчитываемых спектральных компонент (m-1) младших разрядов счетчика подается на первый его выход, а старший r разряд — на второй выход, в процессе функционирования устройства состоя813286 ние счетчика 1 определяет номер цикла. Начальный номер цикла определятся начальным состоянием счетчика 1.

Дешифратор 2 осуществляет управление работой формирователя 3 адреса

И функционирует н соотнетстнии с выражением

У " =R"" "Ь )Е R " (2.г- ) (1) r с(<,2,." <- a) где Y — выходной (m-1) — разрядный двоичный код, R " (2 r ), К " (2r-1). (m-1) — старших разрядов кодов Грея соответственно от четных и нечетных номеров r коэ ффициентон спектра мощности Уолша.

Формирователь 3 адреса предназначен для формирования адресов для первого 12, второго 13 и третьего 14 блоков памяти путем формирования последовательности кодов при фиксированном коде на входе, т.е. н процессе 20 функционирования устройств а входному преобраэонанному коду номера цикла ставится в соответствие ряд номеров тактов, формируемых на выходе. Номера тактов связаны функциональной эа- 75 висимостью, определяемой з аконом pcLботы, преобразователя 3 кода.

Блок 4 синхронизации обеспечивает работу счетчика 1, задание очередного номера цикла и выдачу информации из сумматора 17 на выход устройства по концу цикла.

Первый 5 и второй 6 триггеры предназначены для управления работой первого 7 и второго 8 блоков формирования дополнительного кода и переключателя 10 соответственно. Первый триггер 5 соединен своим установочным входом со старшим r разрядом счетчика 1; второй триггер 6 подключен установочным входом через конъюнктор 9 к пер- 4О вым младшим разрядам кодов k u r.

Первый 7 и второй 8 блоки формирования дополнительного кода преднаэначены для преобразования в соответствии с управляющим сигналом на первом 45 входе поступающих на вторые входы кодов в адреса для второго 13 или третьего 14 блоков памяти, старшие разряды сформированных кодов подаются на входы переключателя 10, а первые разряды подключены ко входам конъюнктора 9. Получение дополнительного кода числа первым 7 и вторым 8 блоками формирования дополнительного кода может быть выполнено по любому из известных методов..

Блок 9 элементов И выполняет операцию логического умножения над первыми (младшими ) разрядами кодов, формируеьыми первым 7 и вторым 8 блоками формирования дополнительного кода. d0

Переключатель 10 обеспечивает коммутацию и группировку поступающих на первый и второй входы кодов в соответствии с управляющим сигналом на третьем входе в целях формирования 65 адреса для второго 13 или третьего 14 блока памяти. Группировка осуществляется в соответствии с заданным законом коммутации.

Блок 11 вычисления спектра мощнос ° ти Фурье предназначен для получения коэффициентов спектра мощности процесса, поступающего на его вход со второго входа устройства, по любому иэ известных способов (прямой, метод преобразования, быстрые алгоритма, через корреляционные функции и т.д.).

Первый блок 12 памяти предназначен для приема с выхода блока 11 вычисления спектра мощности Фурье или с третьего входа устройства и хранения коэффициентов спектра мощности

Фурье н естественном порядке, т.е. первый коэффициент — в первой ячейке памяти, второй — но второй ячейке и т.д.

Второй 13 и третий 14 блоки памяти предназначены для хранения матрицы ядра преобразования в соответствии с принятой процедурой упаковки (адресации). В каждом иэ блоков памяти хранИтся часть общей матрицы ядра преобразования. Эти части матрицы упакованы(специально организованы) с целью устранения избыточной информации.

Блок элементон ИЛИ 15 выполняет передачу на выход считанных со второго 13 или третьего 14 блоков памяти кодов.

В операционную часть устройства входят блок 16 умножейия, выполняющий перемножение поступающих на.первый и второй его входы кодов, сумматор 17 (накапливанхцего типа), обес-. печивающий передачу на выход результатов операций (н конце цикла работы устройства) по низкому уровню напряжения на втором его входе.

Формирователь 3 адреса и переключатель 10 имеют особенности схемных решений.и функционирования.

Формирователь 3 содержит (m-1) схему преобразования, каждая из которых преобразует входной (m-1) — разрядный код в последовательность кодов по соотношению

Y =2 "(2C-1} =- 2 . N(2,1 - /р (2) где Y - функционально-связанная и определяемая параметром j; последовательность кодов, номер разряда, в котором записана единица во входном двоичном коде, определяющий номер схемы формирователя адреса, j E. 1,2,... m-1.

В табл. 1 поясняется работа формирователя адреса всех возможных комбинаций входных кодов. Каждое число последовательности является номером такта работы устройства, длина последовательности определяет длительность цикла. Признаком конца цикла являет813286

2, 0

10. ° .0

"кг=

Акг

65 ся нулевой код, формируемыи в конце каждой последовательности.

Таблиц а 1

9 схемы Вход Выход

00... 0001 1, 3,5,..., (n-1),0

2 00...0010 2,6,10,..., (п-2),0

3 00...0100 4,12,20..., (п-4),0

Таким образ ом, формирователь адреса кода формирует заданную последовательность кодов, соответствующую дан. ному кодовому набору на входе.

Наиболее простым схемным решением формирователя 3 является реализация его в виде комбинационного логического блока, синтезированного по любому из известных методов синтеза конечных автоматов.

Переключатель 10 выполняет группировку двух кодов, поступающих на первый и третий его входы, в один (2m-3) разрядный код и работает в двух режимах в зависимости от управляющего сигнала на втором его входе.

Первый режим определяется высоким логическим уровнем напряжения на втором входе, при этом выполняется группировка кодов, поступающих на первый и третий входы в соответствии выражением ()) = К тг КЩ-w ., К2пm-q г 1 "2 (3) где К=К К„„„... К, — двоичный код числа К (номера такта) на третьем входе, г=г,„г,,... г, - двоичный код числа г (номера цикла) на первом входе; (2m-3) " разрядный код адреса 0 передается при этом на первый выход .переключателя 10.

Второй режим переключателя 10 оп ределяется низким логическим уровнем напряжения на втором входе и обеспечивает группировку входных кодов в виде

=К н К -a- к )"„г,, „.„г (4) и где (2а-3) — разрядный код адреса (Р) передается на второй выход.

Конструктивно переключатель 10 может представлять собой логическую комбинационную схему.

В основу функционирования .предлагаемого устройства положен ряд мате-. матических соотношений связи спектров мощности Фурье (СМФ) и Уолша (СМу), а также некоторые свойства матрицы ядра преобразований. Известно, что спектры мощности Фурье и Уолша связаны соотношением

Q (r )=Ã Р ((() IA „((5) к= ) Где /А r! — матрица ядра преобразова ния.

Известный метод вычисления эЛементов матрицы ядра преобразования обладает существенным недостатком: матрица не имеет симметричных блоков, что требует вычисления или хранения в памяти всех (n-1) Х (n-1) элементов.

В предлагаемом изобретении получены соотношения для вычисления злемен15 тов матрицы ядра преобразования, при этом матрица получается инверсно-симметричной относительно центрального вертикального столбца, а получаемые результаты численно совпадают с изQQ вестными. Элемент а „матрицы АКп вычисляется по формуле

m co fg (с)„(2з)-кт" )

О кг =.(„— - —, (6) со52ЦЯ (25)Ф(((25-(Ц(q(сР(25)-к2" "))j

25 (де 9; (Р) )-ûé разряд кода Грея, образованный от числа Акг. Тогда квадратную матрицу Акг (n-1) ° (n-1) элементов можно записать в виде

01 О,с(ц 0 с(п 0 ° 0 1(("- 1 )

0 С(22 0 0 0 a2Á ((2(п-2) (и-<Н 0 ()(л-1) О О(й-1)50" 0 a(n-1)(n-1) Матрицу ядра преобразования характеризуют следующие свойства согласно (6) .

Матрица является разреженной (слабозаполненно), т ° е. количество нулевых элементов превышает величину (n-1) .

Матрица является инверсно-симметричной относительнО столбца с но45 меров n/2, т. е . а кг=а(и-к)(- -) пример, с) и "<(-1)(- ) l as)c((n-1)(n-3) Разработанный для устройства ме5О тод упаковки матрицы Av,r заключается в разбиении ее на две матрицы: первая из них А „г размерности n/2 х и/4 составлена из элементов а к матрицы

АКг следующим образом.

55 411 с(м s .. c((") - )

aq aq a g a>p)z i)

lel

a(n-w)i a(n-i)5 Q(n- р ... а(,-1)Рl -q) 2

О ВтоРаЯ матрица А к„РаэмеРности n/4 >t з и/4 имеет структуру

О 1 0 a2e o ai o ° ° ° 0 с ь2 «п О ас(аь o(*,1о " М"Ю

<(-2)> a(g а(-г) "an- (/ ) 813286

10 аоо о " аа("/а-1) а î a<„a„PI -

Ч-1 )о (-< ii " ащ a) p5

А К)= А„ = а01 а02" ° ао(4 ) аи Й г . О1Я) (1 ) ) «@- ) - а(, «К -) 2

А к,.=Ар =

b=0i1 ... =0,1 ... и определим с индексами что = ((К 1) /2 - 1.

1"- ЧЕТНО

Й» /1

1 Г!и Г YI1-1 ° .,1г

1 r rl1

1 2

Упорядочим матрицы Aqr и АК„путем введения новой индексации п/4 j=0,1... n/2

n/4; р=1,2, ..., n/4 связь индексов i j и р, 1

k, r. Несложно заметить, 15

1 =((1 1)/2)-1 к,ГE нечетные (7) С(к -2) 4 i-1 (к+ 21 кРлтно4

К/4 к - к рк1 но 4

Например, при я=б, N=2, n=2 эле6 мент акр =а1ь15 матрицы Аи в упакованном виде соответствует элементу а;> =а 6р матрицы А 1 . МатРицы А 1 и

АрЕ записываются во второй 13 и третйй 14 блоки памяти построчно с нулевой и первой ячеек памяти соответственно (табл.. 2 и 3)..

Характерной особенностью (7) и (8) является простота связи индексов 30 в случае, если k u r представить в двоичном коде. Так для (7) достаточно исключить первый (младший } разряд двоичного представления k или r, т. е. 35

1-- К щ K w-1 ... К .

Действительно, преобразование (7) к виду к к-- .

Т Х 2, j1 2 ? позволяет заключить, что поскольку при нечетных k u r в младших разрядах их двоичного представления всегда записаны единицы, то операции вычитания единицы и деления на два выполняются путем отбрасывания младшего разряда (сдвига вправо на один разpw)

С Учетом инверсно-симметРичной структуры матрицы АК окончательно имеем

1 К 1 К И -1 ... К г

Аналогично (5) для двоичного представ-55

Ъ ления р и 1 имеет вид

P-К К-" "КЗ

Е-r . -..кг

Это вытекает из того, что соотношение (8) при k четном реализуется пу- d0 тем сдвига кода k вправо на два разряда. Соотношения (9 ) и (10 ) отражают принцип упаковки исходной матрицы и систему адресации упакованных матриц. б5

Предлагаемое устройство обеспечивает вычисления в трех основных режимах. Первый режим работы предназначен для вычисления спектра мощности

Фурье процесса, поступающего на второй вход устройства, при этом функционирует только блок 11 вычисления спектра мощности Фурье, так и с выхода блока 12 памяти. Второй режим вычислений предназначен для получения спектра мощности Уолша процесса, поступающего на второй вход устройства, при этом задействованы все блоки устройства. Третий режим работы позволяет вычислить спектр мощности Уолша в том случае, когда анализируемый процесс недоступен для анализа или проведения анализа достаточно сложно, но о процессе известна информация в виде спектра мощности Фурье. Последний подается на третий вход устройства, при этом блок 11 вычисления спектра мощности Фурье из процесса вычислений исключается.

Первый режим по организации работы тривиален, поэтому функционирование устройства рассматривается для двух последних режимов, отличающихся лишь характером исходных (анализируемых) данных и при списании не разделяющихся.

Функционирование устройства начинается с задания начального номера r компоненты спектра мощности Уолша в счетчик 1. Анализируемый процесс х(1)) подается на второй вход устройства, преобразуется блоком 11 вычисления спектра мощности Фурье в упорядоченную последовательность коэффициентов, которые записываются по последовательным адресам первого блока 12 памяти (в третьем режиме коэффициенты спектра мощности Фурье записываются непосредственно с третьего входа устрой.ства в первый блок 12 памяти) ° Старший разряд r двоичного кода г г

r числа подается со второго выхода счетчика 1 на установочный вход первого триггера 5, а остальные разряды кода с первого выхода счетчика 1 преобразуются дешифратором 2 в соответствии с (1), чем обеспечивается выбор j-ой схемы формирователя 3 адреса. Первый код номера Е, формируемый

j-ой схемой подается с выхода формирователя 3 адреса на второй вход первого блока 12 памяти и организуется считывание с адреса k коэффициента спектра мощности Фурье с последующей передачей его на второй вход блока 1б умножения. Одновременно код подается на вход второго блока 8 формирования дополнительного кода.

Последний образует дополнительный код от числа К=Кщ. Кщ-1 ... К q если первый триггер 5 находится в единичном состоянии, т. е. г,„=1, или пропускает код числа k на выходы без измерений, если г„;-0.

813286

$0

1 3 5 7

0 1 2 3 Я

2 3 б 7

10 11

14 15

18 19

0 1

4 5

8 9

12 13

16 17

11 5 20 21

Аналогично работает первый блок 7 формирования дополнительного кода с той лишь разницей, что формируемый первым триггером 5 сигнал является не только управляющим для этого . блока, но и информационным. Таким образом, на вторые выходы первого 7 и второго 8 блоков формирования дополнительного кода выдается (m-1) старших разрядов прямого и дополнительного кодов чисел г и k соответственно в з ависимости от состояния первого триггера 5, т.е. значения

r -ro разряда числа r. Выполненная операция адекватна процедуре восстановления инверсно-симметричной структуры матрицы Л р.- если c>n/2, чему 15 соответствует г, =1, то формируются индексы (и-r) и (n-k); a противном случае индексы r u k остаются без изменения.

Далее выполняется анализ кодов k 2О и r на четность. С этой целью на первые выходы первого 7 и второго 8 блоков формирования дополнительного кода коммутируются первые разряды формируемых кодов, над котоРыми выполнявтся операция логического умножения блоком элементов И 9. Результат операции записывается во второй триrгер .6, единичное состояние которого определяет режим работы переключателя 10. Таким образом, анализ на четность идексов k u r обеспечивает обращение к одной из двух матриц А11 либо Ар, представляющих матрицу Aqp в упакованном виде, и хранящихся во втором 13 и третьем 14 блоках памяти. З5

Формирование адреса элемента Ajj либо А осуществляется следующим образ ом.

Высокий логический уровень напряжения на втором входе переключателя 10 40 обеспечивает формирование на первом его. выходе (2m-3) — разрядного кода адреса в виде (3 } . Низ кий логический уровень напряжения на втором входе переключателя 10 приводит к появле- 45 нию на втором exo входе (2m-3) разрядного кода вида (4 }. В табл. 2 и . 3 представлены адресации матриц Ajy u Apg во втором 13 и третьем 14 блоках памяти соответственно, для n=2 =2 =16, И=2 =2-32.

М 5

Таблица 2

ПРодолжение табл. 2

0 1 2

24 25 26 27

28 29 30 31

Таблица 3 (2) 3 (4)

6 7 08

Я 11

14 15 Я) 4,6

1. 5

8,10

2l 9

3l 13

12, 14

Например, з начение элемента а р матрицы Ак,-, k=13, r =9 (табл. 2) соответствует элементу а — — а ь матрицы

A„ > и хранится в ячейке с номером 7, поскольку для r >n/2, à yr =а(л-к)(и-r )

=а 7 и согласно (11) п 7=а1У откуда 1 э =001 a< -71О

В табл. 3 в окружностях обозначены адреса, содержимое которых равно нулю в соответствии со структурой матрицы Apj . Минимизация этих адресов вплоть до представления нулевой константы одним адресом не представляет теоретических и технических трудностей и не приводится в описании с целью упрощения изложения.

Считывание со второго 13 или с третьего. 14 блоков памяти значения элементов матрицы Акг передаются чеРез блок 15 элементов ИЛИ на первый вход блока 16 умножения, и результат операции передается в сумматор 17.

K . ()=з (к)(-( где S - коэффициент, пропорциональный степени числа два, учитываемый при съеме результата с выхода сумматора 17. Передача результата на выход устройства осуществляется сигналом низким логическим уровнем с блока 4 синхронизации, формируемого по нулевому коду на его вхеде в соответствии с (2) и табл. 1. На этом за- канчивается этап вычисления СМУ с номером r хранившимся в счетчике 1.

Очередной номер коэффициента r образуется в последнем одновременно с передачей значения вычисленного коэффициента на выход устройства по сигналу с выхода блока 4 синхронизации, поступающего на второй вход счетчика 1, и процесс вычислений продолжается аналогично.

Технико-экономическая эффективность предлагаемого устройства з аключается в расширении функциональных воэможностей, выражающихся в том, что наряду

813286

13

ИИПИ,"->аказ 765/55 раж 732 Подписное с возможностью получения СМФ устройство обеспечивает вычисление СМУ как непосредственно по процессу, так и по известной характеристике о нем в виде СМФ, существует возможность вычисления отдельных, заданных и существенных при решении конкретной задачи коэффициентов СМУ, в упрощении получения СМУ з а счет возможности вычисления его по известному СМФ..

В сокращении вычислений СМУ по известному СМФ за счет хранения матрицы о ядра преобразования в памяти, т.е. элементы матрицы не вычисляются, упаковки матрицы ядра преобразования, чем достигается сокращение объема . памяти и количества циклов считыва- 15 ния информации, вычисления отдельных заданных и существенных при решении конкретной задачи коэффициентов СМУ.

Формула изобретения

Устройство для спектрального анализа, содержащее счетчик, первый вход которого является первым входом устройства, первый выход счетчика подключен ко входу первого триггера, блок вычисления спектра мощности Фурье, вход которого является вторым входом. устройства, а выход соединен с первым входом первого блока памяти, ЗО второй вход которого является третьим входом устройства, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей за счет получения спектра мощности Уол- З5 ша, в устройство введены дешифратор, формирователь адреса и блок синхронизации, два блока памяти, два блока формирования дополнительного кода, блок элементов И, второй триггер, блок элементов ИЛИ, переключатель и блок умножения, входы которого подключены сбответственно к выходу первого блока памяти и к выходу блока элементов ИЛИ, входы которого подключены соответственно к первому и второму выходам переключателя, входы которого соединены соответственно с выходом второго триггера, и с первым выходом первого и второго. блоков формирования дополнительного кода, вторые выходы которых соединены соответственно с первым и вторым входами блока элементов И, входы первого блока формирования дополнительного кода подключены соответственно к выходу счетчика и к выходу первого триггера, входы второго блока формирования дополнительного кода соединены соответственно с выходом формирователя адреса и с выходом первого триггера, третий вход первого блока памяти подключен к выходу формирователя адреса, вход второго триггера соединен с выходом блока элементов И, выход блока умножения соединен со вторым входом сумматора, первый вход которого соединен с выходом блока синхронизации, подключенным ко второму входу счетчика, выход дешифратора соединен со входом формирователя адреса, выход которого подключен ко входу блока синхронизации.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 468246, кл. G 06 F 15/34, 1975.

2. Авторское свидетельство СССР

Р 532100, кл. G 06 F 15/34, 1976 (прототип) Филиал ППП "Патент", г.ужгород,ул.Проектная,4