Устройство для умножения чисел

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ЕТЕЛЬС ПВУ

Союз Советских

Социалистических

Реслублик (11)817702 (61) Дополнительное к авт. сеид-ву (53)М. Кд3 (22) Заявлено 040579 (21) 27б1786/18-24 с присоединением заявки йо

G 08 F 7/52

Государственный комнтет

СССР. яо делам изобретений н открытнй (23) Приоритет

Опубликовано 300381.Бюллетень Н9 12 (53) УДК 881.325 (088.8) Дата опубликования описания 30,0381 (72) Авторы изобретения нко (73) Заявитель (54) УСТРОИСТВО ДЛЯ УМНОКЕНИЯ ЧИСЕЛ

Изобретение относится к вычислительной технике и может быть исполь зовано при построении цифровых вычислительных машин последовательного действия.

Известно устройство для умножения последовательного типа, содержащее регистры множителя, множимого и произведения, одноразрядный сумматор

Последовательного. действия, блок управления, логические элементы И и

ИЛИ Щ.

Однако принцип работы такого устройства не позволяет в полной мере испольэовать в нем динамические ре- 1з гистры с большой степенью интеграции, что приводит к росту аппаратурных затрат и габаритов.

Наиболее близким .к предлагаемому является устройство для умножения 20 чисел, содержаще регистры множителя, множимого и произведения, одноразрядный сумматор последовательного действия, триггеры, логические элементы И и ИЛИ. В этом устройстве про-.>5 изведение и знак формируются на двух шинах, что требует дополнительной схемы для формирования последовательного кода результата на одной шине

И. 30

Недостатки устройства - низкое быстродействие и большие аппаратурные затраты.

Цель изобретения — упрощение уст.— ройства и увеличение быстродействия

его.

Поставленная цель достигается тем, что устройство для умножения чисел содержит регистры, сумматор, триггер, элементы И и элемент ИЛИ, причем вход первого регистра соединен с выходом сумматора, выход первого разряда второго регистра соединен с первым входом триггера, второй вход которого соединен с первой тактовой шиной устройства, а выход — с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первому и второму входу сумматора, выход второго разряда первого регистра соединен с первым входом третьего элемента И и первым входом четвертого элемента И, выход которого соединен со вторым входом сумматора, выход третьего элемента И соединен с первым входом элемента ИЛИ, выход которого подключен ко входу второго регистра(второй разряд ко" торого- соединен с первым вхо« дом пятого элемента И, выход ко10

Е.М. Герасименко, В.И. Корнейчук В.A-. -.ôîéðì

Я.А. Рахлин, Л.A Ñàâ÷åíêo, В.П.Т ааенКо и Я" И

/ Ф;, 817702

5О

55 бО

65 торого соединен со вторым входом элемента ИЛИ, вход третьего регистра соединен со вторым входом второго элемента И, первым входом шестого элемента И и выходом третьего регистра, выход шестого элемента И соединен с первым входом сумматора> второй вход четвертого элемента И соединен с выходом седьмого элемента

И, первый вход которого соединен со вторыми входами соответственно первого, второго, третьего, пятого и шестого элементов И и второй тактовой шиной устройства, третьи входы второго и третьего элементов и второй вход седьмого элемента И соединены с управляющим входом устройства.

В таблице представлено состояние регистров и элементов устройства при вычислении произведения 0,110 х х 1,011 = 1,010010, на чертеже функциональная схема предлагаемого устройства для умножения чисел.

Устройство содержит первый регистр 1 (произведения), сумматор 2, второй регистр 3 (множителя),триггер

4, первую тактовую шину 5, первый второй, третий и четвертые элементы

И 6, 7, 8 и 9, элемент ИЛИ 10, пятый и шестой элементы И 11 и 12, третий регистр 13 (множимого), седьмой элемент И 14, вторую тактовую шину 15 и управляющий вход 16 устройства.

Устройство содержит п-разрядные регистры 1 произведения, множителя

3 и множимого 13 (n-разрядность сомножителей, включая знаковый разряд), одноразрядный сумматор 2 последовательного действия, выход которого соединен со входом регистра 1 произведения, синхронизируемый 0-триггер

4 умножения, 0-вход которого подключен к выходу первого разряда регистра 3, С-вход — к первой тактовой шине 5. Выход триггера 4 через элемент

И 6 подключен ко второму входу сумматора 2, а через второй элемент И 7 связан с первым входом сумматора 2, выход второго разряда регистра 1 через элемент И 8 соединен со входом элемента ИЛИ 10, выход которого подведен ко входу регистра 3. Первый вход элемента И 11 связан с выходом второго разряда регистра З,выход и вход регистра 13 объединены и через элементы И 7 и 12 соединены с первым ,входом сумматора 2, выход второго разряда регистра 1 через элемент И

,9 подключен ко второму входу сумматора 4, вход ЗАПРЕТА элемента И 9 к выходу элемента И 14, входы элементов И 6, 8, 12 и 14 и входы ЗАПРЕТА элементов И 7 и 11 — к тактовой шине

15, входы элементов И б, 12 и 14 и входы ЗАПРЕТА элементов И 7 и 8 подведены к управляющему входу 16 устройства.

Работа устройства осуществляется по циклам, равным циклам цирку.>внии

5 !

О

ЗО

45 информации в регистрах 1, 3 и 13, длительность которых равна и тактов.

Когда на выходах первого разряда динамических регистров в режиме хранения находятся первые разряды записанных в них чисел, на первой тактирующей шине 5 появляется единичный .сигнал Т1, соответствующий началу цикла.

Когда на выходах первого разряда находятся последние разряды чисел, на второй тактирующей шине 15 появляется единичный сигнал Т>, соответствующий концу цикла.

Умножение двух чисел осуществляется за и циклов. На время последнего и цикла умножения на управляющем входе 16 устройства действует единичный сигнал. В исходном состоянии в регистрах 1, 3 и 13 записаны прямые коды множителя и множимого младшими разрядами вперед, знаки в последних и-х разрядах, в регистре 1 записан нулевой код,(цепи записи и хранения кодов в регистрах на чертеже не показаны). На время умножения цепь циркуляции регистра 3 замыкается со второго разряда через элементы 11 или 10 на свой вход. В последнем такте каждого цикла цепь циркуляции размыкается сигналом Тп (шина 15), поступающим на вход ЗАПРЕТА элемента И

11. Такая коммутация цепи циркуляции регистра 3 обеспечивает поступление на 0-вход триггера 4 умножения в первом такте. каждого i-го цикла умножения (i = 1,2,,n) i-ro разряда множителя и записи его по сигналу Т1 (шина 5) на триггер 4, который управляет выдачей на.вход сумматора 2 кода множимого в i-ì цикле умножения. В первых (n-1) циклах умножения по единичному состоянию триггера 4 на первый вход сумматора 2 через элемент И

7 поступает код множимого, по нулевому состоянию — нулевой код, в пос-. ледних тактах сигналом Т и (шина 15) блокируется поступление на вход сумматора 2 знака множимого.

Цепь циркуляции регистра 1 в первых (и-1) циклах умножения замыкается со второго разряда через элемент И 9 и через сумматор 2 на свой вход. Такая коммутация регистра 1 обеспечивает запись в нем.сформированных на сумматоре 2 частичных произведений и подачу на второй вход сумматора 2 в каждом i-м цикле (i-1)-го частичного произведения, сдвинутого на (i-1) разрядов вправо. Выдвигаемая вправо младшая цифра i-ro частичного произведения в и-м такте каждого i-ro цикла (кроме последнего и-ro цикла) через элементы И 8 и ИЛИ 10 записывается в освобождающиеся разряды регистра 3. Блокировка .такой записи в п-м цикле осуществляется сигналом с шины 16, поступак>щим на вход ЗАПРЕТА элемента И 8, и объясняется тем, что

817702 последний и-ый цикл является циклом обработки знаков.

В последнем и-м цикле подача множимого на первый вход сумматора 2 через элемент И 7 блокируется единичным сигналом с шины 16, подаваемым на вход ЗАПРЕТА элемента И 7,,н и-м такте по сигналу Тп через элемент И

12 на первый вход сумматора 2 поступает знак множимого. Знак множителя в и-м такте n-ro цикла поступает на второй вход сумматора 2 с выхода триггера 4 умножения через элемент И 6. Следовательно, на выходе сумматора 2 в и-м такте последнего цикла формируется знак результата как сумма по модулю два знаков множителя и множимсго, при этом в и-м такте последнего цикла переноса иэ (n-1)-го разряда быть не может, так как на первый вход сумматора в первых (и-1) тактах поступают нули, а цепь циркуляции регистра 1 в п-м такте и-го цикла блокируется сигналом с выхода элемента И 14, поступающим на вход ЗАПРЕТА элемента И 9, Таким образом, н первых (n-1) циклах у лножения формируется произ-1 ведение, младшие разряды которого записаны в регистре множителя, старшие — в регистре произведения, в и-м цикле — знак произведения.

Эффективность предлагаемого устройства заключается в упрощении его за счет сокращения аппаратурных затрат и повышении быстродействия устройства.. Известное и предлагаемое устройство содержат примерно равное количество логических элементов И и ИЛИ. В известном устройстве используются три динамических регистра разрядностью (и+1), в предлагаемом устройстве разрядность регистров равна и. Кроме того, в предлагаемом уст ройстве отсутствуют триггеры знака и запоминания младших разрядов произведения. Следовательно выигрыш в оборудовании по сравнению с известным устройством составляет величину

1 2W + ЪЧМр+ W p где Wz — аппаратурные затраты на триггер;

W — аппаратурные затраты на

Р один разряд динамического регистра;

W — затраты на схему обьединения кодов знака и результата.

Цикл работы схемы известного устройства составляет (и+1) такт и не равен циклу хранения информации в других регистрах вычислительного устройства, э состав которого оно может нходить, т.е. цикл работы схемы известного устройства отличается от машинного цикла. Это потребует дополнительных аппаратурных затрат при б п остроении блока управления, н частности на построение счетчика тактов, В предлагаемом устройстве цикл работы .схемы совпадает с машинным циклом, что дает возможность испольэовать общие для вычислительного устройства тактирующие сигналы Т „ и Т>. Умножение в известном устройстве осуществляется за (n+l)n такт, в предлагаемом...устройстве — за и тактов.

Таким образом, время выполнения !

:операции умножения в предлагаемом устройстве уменьшается на один цикл.

Фор лула изобретения

Устройство для умножения чисел

ooäeðæàùåå регистры, сумматор,триг. гер, элементы И и элемент ИЛИ,о т —

20 л и ч а ю щ е е с я тем, что, с целью упрощения устройства и увеличения быстродействия, вход первого регистра. соединен с выходом сумматора, выход первого разряда нторого регистра соединен с первым входом триггера, второй вход которого соединен с первой тактовой шиной устройства, а выход - с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первому и второму входу сумм-"тора, выход второго разряда первого регистра соединен с первым входом третьего элемента И и первым входом четвертого элемента И, выход которого соединен со вторым входом сумматора,выход третьего элемента И соединен с первым входом элемента ИЛИ, выход которого подключен ко входу второго регистра, второй разряд которого сое40 динен с первым входом пятого элемента И, выход которого соединен со вторым входом элемента ИЛИ, вход третьего регистра "îåäèíåí со вторым входом второго. элемента И, первым входом

45 шестого элемента И и выходом третьего регистра, выход шестого элемента

И,соединен с первым входом сумматора, . второй вход четвертого элемента И соединен с выходом седьмого элемента

5О И, перный вход которого соединен со вторыми входами соответственно первого, второго, третьего, пятого и шестого элементов И и второй такто,вой шиной устройства, третьи входы второго и третьего элементов И и второй вход седьмого элемента И соединены с. управляющим входом устройства.

Источники информации, принятые во внимание при, экспертизе

1. Авторское свидетельство СССР

Р 608157, кл . С 06 Г 7/39, 1976.

2. Соловьев Г.H. Арифметические устройства ЭВМ. М., "Энергия", б978, с. 123 (прототип).

817702

Составитель В. Венцель

Редактор К. Лембак Техред A. Савка Корректор M. лароши

Заказ 1467/64 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва, и 35 Раушская наб., д. 4/5

Филиал ППП "Патент", r. ужгород, ул..Проектная, 4