Арифметическо-логическое устройство

 

Союз Советскик социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<11822180

Ф(61) Дополнительное к авт, саид-ву (22) Заявлено 06.06.79 (21) 2794975/18-24 (51)М. Кл З

G 06 F 7/38 с присоединением заявки ¹

Государственный комитет

СССР во делам изобретений и открытий (23) Приоритет

Опубликовано 150481. Бюллетень 1 19 14

Дата опубликования описания 15 . 0 4 . 81 (53) УДК 681. 325 (088.8) (72) Авторы изобретения

А .С. Галуза, П.П. Кузнецов и Т.В. Стальнона

/, (71) Заявитель ся,, ° -., 4:. (54 ) ЛРИФМЕТИЧЕСКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к автоматике и вычислительной технике и предназначено для реализации логичес-, ких и арифметических операций.

Известно устройство, содержащее блок логического умножения, первый и второй полусумматоры, триггер результата, блок контроля на "нуль", блок разделения и триггер переноса (11.

Недостатком данного устройства является невысокое быстродействие, обусловленное тем, что операции выполняются над операндом в последовательном коде.

Наиболее близким по технической сущности к предлагаемому является арифметическо-логическое устройство параллельного действия, содержащее накапливающий регистр, регистр слагаемого, цепи передачи кода из регистра слагаемого в накапливающий регистр, блок формирования переносов и цепи выдачи кода, выполненные на триггерах с управляемым счетным входом и логических элементах И и

ИЛИ 2) .

Недостатком этого устройства является малое быстродействие, обусловленное необходимостью выполнения каждой операции дважды (один раз для выдачи результата, второй — для восстановления содержимого накапливающего регистра). Кроме этого, ограничены возможности устройства: нет операций счета (+1 к одному из операндов), нет операций сдвига и не обеспечивается параллельная обработка адресов и данных.

Цель изобретения — повышение быстродействия и расширение функциональных возможностей устройства за счет увеличения числа выполняемых операций (операции сдвига над значениями адресов).

Эта цель достигается тем, что устройство содержит комбинационный сумматор, второй, третий и четвертый коммутаторы, две группы элементов

И, причем управляющий вход устройства подключен к управляющему входу первого коммутатора, выход которого является информационным выходбм арифметическо-логического устройства, прямые выходы первого и второго регистров операндов подключены к первым входам соответственно второго и третьего коммутаторов, к первым управляющим входам которых подключены соответственно второй и третий, а ко

822180 вторым — соответственно четвертый и пятый управляющие входы арифметическологического устройства, инверсные выходы первого и второго регистров операндов подключены ко вторым входам соответственно второго и третьего коммутаторов, выходы которых подключены соответственно к первому и второму информационным входам комбинационного сумматора, вход переноса которого соединен с входом переноса арифметическологического устройства, выход переноса комбинационного сумматора подключен к выходу переноса арифметическо-логического устройства,, информационный выход которого соединен с прямым выходом комбинационного сумматора и с первым информационным вхо.дом четвертого коммутатора, ко второму и третьему информационным входам которого подключены инверсный выход и выход суммы по модулю два 20 комбинационного сумматора, а к четвертому информационному входу подключен информационный вход арифметическо-логического устройства, к трем управляющим входам четвертого коммутатора подключены соответственно шестой, седьмой и восьмой управляющие входы арифметическо-логического устройства., прямой выход четвертого коммутатора подключен по входам первого и второго регистров операндов, а также к первым входам элементов И первой группы, вторые входы которых соединены с девятым управляющим входом арифметическологического устройства, десятый и одиннадцатый управляющие входы которого подключены к управляющим входам соответственно первого и второго регистров операнда, инверсный выход четвертого коммутатора соеди- 40 нен с первыми входами элементов И второй группы, вторые входы которых соединены с двенадцатым управляющим входом арифметическо-логического устройства, выходы элементов И пер- 45 вой и второй групп подключены соответственно к прямому и инверсному установочным входам второго регистра операнда.

На.чертеже представлена схема

50 устройства.

Устройство содержит коммутаторы

1-4, регистры 5 и б операндов, элементы И 7 и 8, комбинационный сумматор 9, входную шину 10,-выходные шины 11 и 12, управляющие входы

13-24, вход 25 переноса, выход 2б, переноса.

Коммутатор 1 коммутирует на выходную шину 12 содержимое одного из регистров 5 и б операндов. Коммута- 40 торы 2 и 3 служат для выдачи операндов в прямом и обратном кодах на сумматор 9. Коммутатор 4 служит для подключения требуемой шины ко входам регистров 5 и б операндов. Регистры

Выполнение операций в устройстве представляем в виде совокупности микроопераций логическими выражениями (1), (2) и (3), в которых прописными буквами обозначены операнды, строчными — микрооперации. (АС;)а; (1) (Р а, ) b„ (Р6 а„ ) (2) ((Рба; ) Ь; (Рб а„) С;)О„, (3) где A

5 операнд шины 10; содержимое регистра 5 операндов; содержимое регистра б операндов; микрооперации передачи операндов на вход сумматора, в том числе передача на вход сумматора прямого кода операнда, передача на вход сумматора обратного кода операнда; запрет передачи на сумматор: микрооперации сумматора, в том числе арифметическое сложение; увеличение содержимого сумматора на единицу; сумма по модулю два; микрооперации коммутации операнда со входов коммутатора 4 на его вход, в том числе передача операнда с шины 10; передача суммы по модулю два; передача арифметической суммы; передача обратного кода арифметической суммы; передача арифметической суммы со сдвигом влево; передача арифметической суммы со сдвигом вправо; запрет передачи; микрооперации ввода информации с выхода коммутатора 4 в регистры 5.и б операндов, в том числе ввод в регистр 5 операндов со стиранием предыдущего значения;

6 а2 а 3

Ь.

Ь„

Ь

Ь с с с

2 с

С4 с

5 с ч

5 и б операндов предназначены для хранения операндов во время операций и хранения результата после операции (между операциями). Регистры могут быть выполнены на 0-триггерах с реакций на один из фронтов по входу С.

Элементы И 7 и 8 служат для выполнения совместно c êoììóòàòoðoì 4 операций логического сложения и логического умножения. Комбинационный сумматор 9 формирует арифметическую сумму и сумму по модулю 2 регистров

5 и б операндов.

Устройство работает следующим образом.

822180

d — ввод в регистр 6 операндов со стиранием предыдущего значения;

d — логическое сложение с соЪ держиы м регистра 6 операндов и ввод результата в регистр 6;

d — логическое умножение с

4 содержимым регистра 6 операндов и-ввод результата в регистр 6;

d — запрет ввода в регистры 5

5 и 6 операндов.

Микрооперации выполняются с помощью коммутаторов 2 и 3 под управлением сигналов 21=24. Так, при еди- ничном значении сигнала 21 и нулевом значении сигнала 22 через коммутатор

2 проходит прямой код регистра 5 операнда (микрооперация а ), при единичном значении сигнала 22.и нулевом — 21 проходит обратный код ре- 20 гистра 5 (а ), при нулевых значениях сигналов 21 и 22 операнд регистра 5 через коммутатор 2 не проходит (а3) . Аналогично проводятся микрооперации над операндами регистра 6 под действием сигналов 23 и 24.

Микрооперации b выполняются сумматором 9. Увеличение содержимого сумматора на единицу (микрооперация Ь ) производится сигналом в цепи 25, которая является входом переноса в младший разряд сумматора.

Сумма по модулю два (Ь ) дополнительных затрат в оборудовании сумматора не требует, поскольку может быть получен как промежуточный результат 35 при формировании арифметической суммы.

Для выполнения операции с задается ее двоичный номер по цепям 1315, и коммутатор 4 коммутирует на выход операнд с соответствующего направления.

Микрооперации d выполняются регистрами 5 и 6 операндов и элементами 7 и 8 по управляющим сигналам 45

16-19 (соответственно для микроопераций d<, d, 44, d2.Bâoä в регистры

5 и 6 операндов (d < и dZ.) осуществляется по заднему фронту управляющих сигналов, поступающих на входы с.

При логическом сложении операнд с коммутатора 4 через элемент И 7 и единичный вход 5 вводится в регистр 6.

Поскольку через нулевой вход R регистра 6 в этой микрооперации запись запрещена (по цепи 18 должен быть нулевой сигнал), то все разряды регистра 6, находящиеся в единичном сос тоянии, в этом же состоянии и остаются, т.е. выполняется логическое сложение операнда с выхода коммутатора 4 с содержимым регистра 6.

При логическом умножении обратный код операнда с коммутатора 4 через элементы И 8 поступает на нулевые входы R регистра 6, за счет чего переводятся в нулевое состояние разряды регистра, соответствующие единичным разрядам обратного кода операнда.

Выполнение операнда.арифметикологическим устройством в целом задается установкой в одном такте управляющих сигналоь, вызывающих микрооперации в соответствии с логическими выражениями (1), (2) и (3). . Группа операций, описанных выражением (1) выполняется над операндами шины 10, результат заносится в один из регистров 5 или 6. Например, при установке по цепям 13-15 кода, соответствующего направлению шины 10, и сигнала по цепи 17 (заданы микрооперации с, и 02), операнд с шины 10 проходит через коммутатор 4 и логически складывается с содержимым регистра 6, т.е. проводится операция Р 6 . .— — А Р .

Рассмотренная операция записана в п.1 таблицы операций. Другие возможные операции по выражению (1) приведены в пп.2-4 таблицы операций и выполняются аналогично.

Операции по выражению (2) выполняются над содержимым регистров 5 и

6, результатом является выход сумматора 9.Например, при установке в единичное состояние цепей 21 и 24 (микрооперация d4 для Р5 и dZ для Р6), на вход сумматора поступают прямой код операнда с регистра 5 и обратный код с регистра 6, на выходе сумматора получим Р5-Р6. Эта операция приведена в п.6 таблицы. Другие возможные операции по данному выражению приведены в,пп. 5-15 табл.

Операции по выражению (3) выполняются над содержимым регистров 5 и 6, результат заносится в один из этих же регистров.. Например, при установке единичного состояния сигналов 19,24, 25 и комбинации из

13-15 для передачи обратного кода с сумматора, выполняются одновременно микрооперации à 2 (для Р6), Ь ... с4 и d а в целом выг1Ьлнится операция Р6 : = Р6 — 1.

822180 д Рб: = МР6

d» Р$ : = А

P6: = АЛРЬ а P6:-A с» с» с» а» Ь»

Ь»

P5 + Р6

Р5 - Р6

Р6 - P5

PS+ г

P5+ 1 (Р5 — 1) (Р6 - 1) а» д»

Р5

Р6

P5: = P5 + Р6 P5 + Р6

Р6: = P5 + P6 Р5 + Рб

Рб: = P5 - Рб P5 — Р6 д»

2 д» P5: .= Р6 - P5 Р6 - P5 а Ь„сз

Р5: = (Р5- Рб) P5 - Р6 сдвиг влево

20 а а2 Ь» с а Ь» са

Р5: = (Р5+ Р6) Р5 + Р6 сдвиг вправо

21 а„

22 а

Р сдвиг влево а Ь„с д, Рбсдвиг влево

23 аЗ

24 а»

РЬ а» Ь» . с д2

a> b» с д

P5 сдвиг вправо

25 а

Р6 сдвиг вправо

Рб а» b» с

P5 . = P5

26 а2

27 аа а Ь| с

P6: = P6

Р6

2» с>

5 а»

6 а»

7 а2

8 а аЗ

10 а2 аЗ

12 а»

13 .а

14 а

15 а

16 а»

17 а»

18

19 а2

Ь, а» Ь2 а> Ь2 г Ь2

eÇ b„ а» Ь аЗ Ь, а2 Ь» а» Ь» сЗ а» Ь, с

» 3

Таблица операций

822180

Продолжение таблицы

Микрокоманда

Результат

РР пп а (для

3 а g (для b.

Р,) В регистрах

5 или 6

На выходе сумматора 9

28 а а Ь

29 а а Ь

30 аЗ а2 . Ь2

Р5® Р6 Р5+ Р6

Р59 Рб Р6- Р.5

P5 -

d(с2

Р5

С2

Р6- 1

Р5(Р6 — 1) Р6 г аЗ bÇ

32 аз а< Ь2 с4

РЬ+ 1 Р6+ 1

Рб

33 а а3 Ь2

P5+ 1 Р5+ 1

Эта операция приведена в п.30 таблицы. Другие наиболее распространенные операции по выражению (3) приведены н пп. 16-33 табл.

В графе 8 табл. для этих пунктов 5 приведен промежуточный результат, который формируется на выходе сумматора и может использоваться дополнительно к основному результату, например, для определения отношения чисел (ранно, больше, меньше).

Кроме приведенных в табл., возможны и другие операции за счет использования других комбинаций из микроопераций а „, Ь;, c„ и d, . 3S

Содержимое регистров 5 и б может выдаваться на выход устройства через сумматор (по шине 11) или через коммутатор 1. Наличие двух выходов

11 и 12 обеспечивает возможность параллельной выдачи двух операндов, что необходимо, например, для работы с запоминающим устройством (выдача числа и адреса), для выдачи числа удвоенной длины и др.

По сравнению с известным, предла- 45 гаемое устройство обладает более высоким быстродействием и существенно расширяет функциональные возможности. В предлагаемом устройстве каждая операция выполняется за один такт, а в известном — за дна такта (во втором такте восстанавливается содержимое накапливающего регистра для последующих операций). Расширение . функциональных возможностей достигается за счет увеличения числа выполняемых операций, и том числе адресных операций.

Формула изобретения

Арифметическо-логическое устройство, содержащее первый и второй регистры операндов, прямые выходы которых соединены соответственно с пер- 65 ным -и вторым входами пеРвого кож1утатора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения функциональных возможностей за счет выполнения операций сдвига и над значениями адресов, оно содержит комбинационный сумматор, второй, третий и четвертый коммутаторы, дне группы элементов И, причем первый управляющий вход устройства подключен к управляющему входу первого коммутатора, выход которого является информационным выходом арифметическо-логического устройСтва, прямые выходы первого и второго регистров операндов подключены к первым входам соотнетстненно второго и третьего коммутаторов, к первым управляющим входам которых подключены соответственно второй и третий, а ко вторым — соответстненнь четвертый и пятый управляющие входы арифметическо-логического устройства, инверсные выходы первого и второго регистров операндов подключены ко вторым входам соответственно второго и третьего коммутаторов, выходы которых подключены соответственно к первому и второму информационным входам комбинационного сумматора, вход переноса которого соединен с входом переноса арифметическо-логического устройства, выход переноса комбинационного сумматора подключен,к выходу переноса арифметическо-логического устройства, информационный выход которого соединен с прямым ныходом комбинационного сумматора и с первым информационным входом четвертого коммутатора, ко второму и третьему информационным входам которого

Подключены инверсный выход и ныход суммы по модулю дна комбинационного сумматора, а к четвертому информационному входу подключен информационный вход арифметическо-логического устройства, к трем управляющим

822180

1О

1З

111

f6

17

18

19 га

Составитель В. Кайданов

Техред Е.Гаврилешко Корректор Е. Рошко

Редактор A. -Наурсков

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 1857/74

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4 входам четвертого коммутатора подключены соответственно шестой, седьмой и восьмой управляющие входы арифметическо-логического устройства, прямой выход четвертого коммутатора подключен по входам первого и второго регистров операндов, а также к первым входам элементов И первой группы, вторые входы которых соединены с девятым управляющим входом арифметического устройства, десятый и одиннадцатый управляющие входы которого (подключены к управляющим входам со- ответственно первого и второго регистра операнда, инверсный выход четвертого коммутатора соединен с первыми входами элементов И ВТорой группы, вторые входы которых соединены с двенадцатым управляющим входом арифметическо-логического устройства, выходы элементов И первой и второй групп подключены соответственно к прямому и инверсному установочным входам второго регистра операнда.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 476578, кл. G 06 F 7/00, 1973.

2. Авторское свидетельство СССР

Р 240335, кл. G 06 F 7/38, 1968 (прототип).