Асинхронное устройство управления

 

Сеюз Советеинн

Сецналнетнчееиик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ()826351 (61) Допол н ител ьное к а вт. с вид-ву (22) Заявлено 06,08 ° 79(21) 2806285/18-24 с присоединением заявки М(23) Приоритет (51)М. Кл.

G 06 F 9/22

Гооударственный комитет

СССР

ll0 делам изобретений н открытий (53) УДК 681, .325(088.8) Опубликовано 30,04.81. Бюллетень М 16

Дата опубликования описания 10,05 . 8! (72) Авторы изобретения

В.П.Супрун, Ю.Г.Нестеренко, Н И.Новиков и А.И.Проценко (54) АСИНХРОННОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

Изобретение относится к вычисли-! тельной технике и может найти применение при построении устройств управления ЦВМ.

Известны устройства асинхронного управления операциями ЦВМ, содержа5 щие схемы управления операциями, элемент ИЛИ, входы которого подключены к выходам схем управления операциями, входы которых подключены к

10 выходам элементов И, одни входы которых подключены к выходу элемента

ИЛИ, а другие к выходам дешифратора кода операций (! 1.

Недостатком этих устройств явля IS ется большое количество оборудования, необходимого для их реализации (требуется отдельный регистр управления для каждой команды ЦВМ).

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является блок микрокоманд асинхронных ЦВМ, содержащий дешифратор операций, управляющие ли2 нейки (сдвиговые регистры управления) вентили, элементы ИЛИ и выходные собирательные схемы (схема выработки микроопераций), выходы которых являются выходами блока, а входы соединены с выходами управляющих линеек, выходы финишных сигналов управляющих линеек через первый элемент ИЛИ, вентиль и другой элемент ИЛИ подключен ко входу нулевой управляющей линейки, шина выходного сигнала которой подключена к одним входам вентилей, другие входы которых подключены к выходам дешифратора операций, а выходы вентилей соединены со входами управляющих линеек (2).

Однако в этом устройстве для .реализации каждой команды необходима отдельная управляющая линейка, что требует большого количества оборудования при построении устройства управления ЦВМ, система команд которой насчитывает десятки команд.

826351 4

Цель изобретения — расширение области применения устройства за счет возможности работы его с различными форматами команд.

Наставленная цель достигается тем, что в устройство, содержащее дешифратор кода операций, сдвиговый регистр управления и шифратор микроапераций, группа выходов которого является группой выходов устройства, первая группа входов соединена с группой выходов сдвигового регистра управления, введены блок задания режимов, блок триггеров кодов операций, выходы которого соединены со второй группой входов шифратора микроопераций, тактовый вход которого соединен с тактовым входом устройства и с тактовым входом блока задания режимов, кодовый вход которого соединен с информационным входом устройства и с группой входов дешифратора кодов операций, группа выходов которого соединена с группой входов блока триггеров кодов операций, стробирующий вход .которого соединен са стробирующим выходам шифратора микроопераций, управляющий выход которого соединен с первым управляющим входом сдвигавого регистра управления и с управляющим входом блока задания режимов, первый управляющий выход которого соединен со вторым управляющим входом сдвиговага регистра управления, синхронизирующий вход которого соединен с сиьхраниэирующим выходом шифратора микраопераций, первый и второй управляющие входы которого соединены соответственна с запросным и вторым управпяющим выходами блока задания режимов, при этом третий управляющий вход шифратора микраопераций соединен с управляющим входам устройства, выход обращения шифратора микраопераций соединен с выходом устройства, информационный выход блока задания режимов соединен с, группой выходов устройства.

Кроме того, блок задания режимов содержит дешифратор, три элемента

ИЛИ, четыре элемента И, первый и второй сдвигавые регистры, триггер, причем первый выход дешифратора соединен с первым входом первого элемента

И, второй выход дешифратора соединен с первым входом второго элемента И, третий выход дешифратора соединен с первым входом третьего элемента И, четвертый выход дешифратора соединен

t0

55 с первым входом четвертого элемента

И,. вторые входы элементов И с первого па четвертый соединены между собой, с управляющим входом блока и с первым входом первого элемента ИЛИ

t выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход второго элемента И соединен с единичным входом триггера, выход третьего элемента И соединен с информационным входом первого сдвигового регистра, выход четвертого элемента

И соединен с информационным входом второго сдвигового регистра, тактавые входы триггера и первого и второго сдвигового регистров соединены с тактовым входом блока, единичный выход триггера соединен со вторым входом первого элемента ИЛИ, са вторым входом второго элемента ИЛИ и с первым входом третьего элемента ИЛИ, выхад первого разряда первого сдвиговаго регистра соединен с третьим вхадам первого элемента ИЛИ и са вторым входом третьего элемента ИЛИ, выход второго разряда первого сдвиговога регистра соединен с третьим входам второго элемента ИЛИ и с третьим входом третьего элемента ИЛИ, выход первого разряда второго сдвиговага регистра соединен с четвертым входом первого элемента ИЛИ и с четвертым входом третьего элемента ИЛИ, выход второго разряда второго сдвигавага регистра соединен с запросным выходам блока, выход третьего разряда второго сдвигаваго регистра соединен с четвертым входом второго элемента

ИЛИ с пятым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с информационным выходам блока, выход второго элемента ИЛИ соединен с первым управляющим выходам блока, выход третьего элемента

ИЛИ соединен са вторым управляющим выходом блока.

На фиг. 1 представлена блок-схема асинхронного устройства управления; на фиг, 2 — структурная схема блока задания режимов.

Асинхронное устройство управления содержит блок 1 задания режимов, шифратор 2 выработки микраапераций, сдвигавый регистр 3 управления, блок

4 триггеров кодов операций, дешифратор 5 кодов операций, информационный вход 6, тактовый вход 7, группу выходов 8, управляющий вход 9, выход 10, дешифратор 11 блока задания режимов, S

3S м

S0

5 8 первый сдвиговый регистр 12, второй сдвиговый регистр 13, триггер 14, элементы И 15-18, элементы ИЛИ 19-21.

Асинхронное устройство управления работает следующим образом.

В последнем цикле выполнения каз -. дой команды на управляющем выходе шифратора 2 вырабатывается сигнал

"Конец команды" (КК). Команды, в которых сигнал КК должен вырабатываться в цикле, определяемом сигналом в последнем разряде сдвигового регистра 3 управления не участвуют в выработке сигнала КК, который в этом случае вырабатывается только сигналом с последнего разряда сдвигового регистра 3 управления, поступающим на вход первой группы входов шифратора 2.

Сигнал КК с управляющего выхода шифратора 2 поступает на управляющий вход блока 1, а с информационного выхода этого блока — на группу выходов 8, с выхода обращений шифратора 2 этот сигнал поступает на выход 10 устройства и обеспечивает выборку командного слова из памяти, которое с информационного входа 6 поступает на дешифратор 5 кода операции и дешифратор 11 в блоке 1 режимов. На дешифратор 5 кода операции поступает поле кода операции, при этом только на выходе дешифратора 5 кода операции, соответствующем данной команде, появляется сигнал и поступает на вход соответствующего триг гера кода операции в блоке 4 триггеров кодов операций. На дешифратор ll подается двухразрядное поле признака адресации, при этом, при коде "00" соответствующем. режиму "регистр-регистр" (К1),сигнал вырабатывается на первом выходе дешифратора 11 и поступает на первый вход элемента И 15, при коде "ll" соответствующем режиму "регистр-операнд" (Rl ), сигнал вырабатывается на втором выходе дешифратора ll и поступает на первый вход элемента И 16, при коде "01", соответствующем режиму "регистр-память" без индексации (PQ, сигнал вырабатывается на третьем выходе дешифратора ll и поступает на первый и п вход элемента И 17 а при коде -f0 соответствующем режиму "регистр-память" с индексацией (РХ ), сигнал вырабатывается на четвертом выходе дешифратора ll и поступает на первый вход элемента И 18. Но вторым входам

26351 6 элементы И 15-18 открываются сигналом КК. В конце выполнения описанно го цикла на вход 7 тактовой частоты поступает импульс, который поступает на синхронизирующие входы сдвиговых регистров 12 и 13, триггера 14, на тактовый вход шифратора 2, а со стробирующего выхода этого блока на тактовые входы триггеров блока 4 и на синхронизирующий вход сдвигового ðåгистра 3 с синхронизирующего выхода шифратора 2. По окончании данного импульса сигнал появляется на выходе только того триггера кода операции, на входе которого бып сигнал. Крометого, если очередная команда выполняется в режиме R3 то сигнал с выходаэлемента И 15 через элемент ИЛИ 20 поступает на первый управляющий выход блока 1, а с этого выхода на пер" вый вход сдвигового регистра 3 управления и записывается в его первый разряд, так как в остальные разряды запись блокируется наличием на его первом входе сигнала КК. Аналогично, если очередная команда выполняется в режимах R3у НХ1 или ВХ то включается соответственно триггер 14, пер-, вый разряд сдвигового регистра 12 или первый разряд сдвигового регистра 13. В режиме RR выдача микроопераций для выполнения команд производится следующим образом. В первом цикле производится выдача иикроопераций, для которых происходит совпадение сигналов в шифраторе 2 с первой и второй групп входов. По окончании иашинного цикла импульсом с входа 7 тактовой частоты производится сдвиг единицы в следующий разряд сдвигового регистра 3 управления, затем происходит следующий иашинный цикл и так до появления сигнала КК.

Если же выполняется стандартный цикл какой-либо длинной" команды, например для команд сдвига сдвиг должен выполняться заданное в команде число раэ, которое подсчитывается в арифметическом устройстве, которое и выдает сигнал признака окончания сдвига, то в данном цикле соответствующей команды на синхронизирующем выходе шифратора 2 сигнал не вырабатывается и на третий вход сдвигового регистра 3 управления поступает сигнал,запрещающий продвижение единицы в следующий разряд сдвигового регистра 3 и данный цикл повторяется до тех пор, пока сигнал с управляющего

826351

8 входа 9 не выработает на синхронизиI рующем выходе шифратора 2 разрешающий сигнал и не разрешит продвижение единицы в следующий разряд регистра 3. Далее в конце выполнения

5 команды вЫрабатывается сигнал КК и описанный процесс повторяется. Если очередная команда выполняется в режиме К3, то сдвиговый регистр 3 управления не включается, а включает- ig ся триггер 14. Сигнал с выхода триггера !4 поступает, во-первых, через элемент ИЛИ 19 на группу выходов 8 устройства в качестве микрооперации,,указывающей на выборку из памяти операнда 3, являющегося частью командного слова,. во-вторых, через элемент

ИЛИ 20 на вход сдвигового регистра

3 управления и, в-третьих, через элемент ИЛИ 21 и через шифратор 2 на выход 10 устройства в качестве сигнала обращения. По окончании этого цикла, после выборки из памяти операнда J включается первый разряд сдвиговогр регистра 3 управления и начинается собственно выполнение самой команды.

Если очередная команда выполняется в режиме BX, когда смещение" ! Э является исполнительным адресом, то по окончанию цикла, в котором появляется сигнал .КК, включается помимо соответствующего триггера кода операции только первый разряд сдвигового регистра 12, сигнал с выхода которого поступает, во-первых, через элемент KIH на группу выходов 8 устройства в качестве микрооперации, указывающей на выборку из памяти "смещения", являющегося частью командного слова и, во-вторых, через элемент

ИЛИ 21 в шифратор 2, а из шифратора

2 на выход 10 в качестве сигнала обращения. После выборки из памяти исполнительного адреса (" смещения ) единичный сигнал из первого разряда сдвигового регистра 12 сдвигается в его,второй разряд, из которого он поступает, во-первых, через элемент

ИХ!И 20 на первый вход сдвигового регистра 3 управления и, во-вторых, через элемент ИЛИ 21 на выход 10. В конце выполнения данного машинного цикла, после выборки операнда из памяти, включается первый разряд сдвигового регистра 3 управления и начи- 55 нается выполнение самой команды.

Формула изобретения

Если очередная команда выполняется в режиме НХ когда "смещение" модифицируется, т. е. исполнительный адрес равен сумме "смещения" и индекса, то по окончанию цикла, в котором вырабатывается сигнал КК включается помимо соответствующего триггера кода операции только первый разряд сдвигового регистра 13. Сигнал с выхода первого разряда сдвигового регистра 13 подается, во-первых, через элемент ИЛИ 19 на группу выходов 8 устройства в качестве микрооперации, указывающей на выборку из памяти "смещения", являющегося частью командного слова и, во-вторых, через элемент

ИЛИ 21 на выход 10 устройства, После выборки "смещения" единичный сигнал из первого разряда сдвигового регистра 13 сдвигется во второй разряд этого регистра, с которого он поступает на запросный выход блока 1, с этого выхода сигнал поступает на первый управляющий вход шифратора 2, а с информационного выхода шифратора

2 в группу выходов 8.

После чего единичный сигнал из второго разряда сдвигового регистра

13 сдвигается в его третий разряд, откуда от поступает, во-первых, через элемент ИЛИ 20 на первый вход сдвигового регистра 3 и, во-вторых, через элемент ИЛИ 21 на выход 10 устройства. В конце выполнения данного цикла, после выборки операнда из памяти, включается первый разряд сдвигового регистра 3 управления и начинается выполнение самой команды.

Применение изобретения позволяет расширить функциональные возможности устройства за счет возможности работы его с новыми форматами команд.

1. Асинхронное устройство управления, содержащее дешифратор кода операций, сдвиговый регистр управления и шифратор микроопераций, группа выходов которого является группой выходов устройства, первая группа входов соединена с. группой выходов сдвигового регистра управления, о т— л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет возможности работы устройства с различными форматами команд, оно содержит блок задания режимов, блок триггеров кодов операций, группа выходов которого соединена со

826351 второй группой входов шифратора микроопераций, тактовый вход которого соединен с тактовым входом устройства и с тактовым входом блока задания рвкимов, кодовый вход которого соединен с информационным входом устройства и с группой входов дешифра" тора кодов операций, группа выходов которого соединена с группой входов блока триггеров кодов операций, стробирующий вход которого соединен со стробирующим выходом шифратора микроопераций, управляющий выход которого соединен с управляющим входом сдвигового регистра управления и с управляющчм входом блока задания режимов, первый управляющий выход которого соединен со вторым управляющим входом сдвигового регистра управления, синхронизирующий вход которого соединен с синхронизирующим выходом шифратора микроопераций, первый и второй управляющий входы которого соединены соответственно с запросным и вторым управляющим выходами блока задания режимов, третий управляющий вход шифратора микроопераций соединен с управляющим входом устройства, выход обращения шифратора микроопераций соединен с выходом устройства, информационный выход блока задания режимов соединен с группой выходов устройства.

2. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок задания режимов содержит дешифратор, три элемента ИЛИ, четыре элемента И, первый сдвиговый регистр, второй сдвиговый регистр, триггер, причем выходы дешифратора соединены с первыми входами соответственно с первого по четвертый элементов И, вторые входы элементов И с первого по четвертый соединены между собой, с управляющим входом блока и с первым входом первого элемента ИЛИ, выход . первого элемента И соединен с первым входом второго элемента ИЛИ, выход

М

1S

2S

33 ао

10 второго элемента И соединен с единичным входом триггера, выход третьего элемента И соединен с информационным входом первого сдвигового регистра, выход четвертого элемента И соединен с информационным входом второго сдвигового регистра, тактовые входы триггера, первого и второго сдвигового регистров соединены с тактовым входом блока, единичный выход триггера соединен со вторым входом первого элемента ИЛИ, со вторым входом второго элемента ИЛИ и с первым входом третьего элемента ИЛИ, выход первого ряэрада первого сдвигового регистра соединен с третьим входом первого элемента ИЛИ и со вторым входом третьего элемента ИЛИ, выход второго pas. ряда первого сдвигового регистра соединен с третьим входом второго элемента ИЛИ и с третьими входом третьего элемента ИЛИ, выход первого разряда второго сдвигового регистра соединен с четвертым входом первого элемента ИЛИ и с четвертым входом третьего элемента ИЛИ, выход второ" го разряда второго сдвигового регистра соединен с запросным выходом блока, выход третьего разряда второго сдвигового регистра соединен с четвертым входом второго элемента ИЛИ и с пятым входом третьего элемента

ИЛИ, выход первого элемента ИЛИ соединен с информационным выходом блока, выход второго элемента ИЛИ соединен с первым управляющим выходом блока, выход третьего элемента ИЛИ соединен со вторым управляющим выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Папернов А.А. Логические основы цифровых машин и программирования

М., "Наука", 1968, с. 230, рис. 101 6.

2. Дроздов Е.А. Комарницкий В.А. и Пятибратов А.П. Многопрограммные цифровые вычислительные машины. М,, Воениздат, 1974, с. 294, рис. 9-.13 (прототип).