Устройство синхронизации цифровыхсигналов

 

Союз Советских

Социалистических

Республик

Оп ИСАНИЕ

ИЗОБРЕТЕНИЯ

К ПАТЕНТУ 1831092 (61) Дополнительный к патенту— (22) Заявлено270178 (2т) 2571753/18-09 (23) Приоритет- (32) 28.01.7 7 (31) 7702 415 (33) Франция

Опубликовано 15.0581.Áþëëåòåíü ¹ 18

Дата опубликования описания 15.0581 (51 jМ. Кл.з

Н 04 l 3/06

Государственный комитет

СССР по делам изобретений и открытий (5З) НЖ 621 ° 394.662 (088. 8) k

l ( афро

I (72) Авторы изобретения

Иностранцы

Жан-Пьер Ле Пабик и Жан-Луи Ив Шарль (Франция) И н остр анн ая фирма

"Ле Матерьель Телефоник" (Франция ) (71) Заявитель дов адресов, счетчик считывания кодов адресов и три элемента И, а также блок кодов идентификации, блок синхронизации, детектор кодов, блок кодирования, дополнительный блок памяти, первый и второй регистры сдви га, датчик времени, при этом в каждой из и. входных цепей тактовый выход преобразователя кода подключен ко входу счетчика записи кодов адресов и через блок управления .записи— к управляющим входам селектора кода адресов и блока памяти, выход которого через счетчик подключен к соот- . ветствующему входу мультиплексера, выходы счетчика записи кодов адресов и счетчика считывания кодов адресов подключены через селектор кода адресоВ к соответствукщим входам блока памяти и через соответствующие элемЬнты И ко входам выходного элемента И, выход которого подключен к соответствующему входу мультиплексера, выход которого через детектор кодов подключен ко входам блока синхронизации и блока кодов идентифика-,ции, выходы которых через последовательно соединенные дополнительный,блок памяти и первый регистр сдвига подключены к одному иэ входов вреИзобретение относится к электросвязи и может быть использовано в телефонных сетях связи с временным уплотнением.

Известно устройство синхронизации цифровых сигналов, содержащее И входных цепей, каждая из которых состоит из последовательно соединенных преобразователя кода и блока памяти, причемо выходы и входных цепей подключены ко входам мультиплексера, а также временной коммутатор (1 ).

Однако известное устройство синхронизации имеет узкий диапазон компенсации фазовых сдвигов.

Цель изобретения — расширение диапазона компенсации фазовых сдвигов между полученными тактовыми сигналами и местными тактовыми сигналами.

Для этого в устройство синхронизации цифровых сигналов, содержащее и входных цепей, каждая из которых состоит из последовательно . соединенных преобразователя кода и 25 блока памяти, причем выходы и входных цепей подключены ко входам мультиплексера, а также временной коммутатор, введены в каждую входную цепь селектор кода адресов; блок управления записи, счетчик записи ко(54 ) УСТРОЙСТВО СИНХРОНИЗАЦИИ ЦИФРОВЫХ СИГНАЛОВ

831092 менного коммутатора, к другому входу которого подключен соответствующий выход мультиплексера через второй регистр сдвига, и к соответствующим входам блока кодов идентификации и блока кодирования, выходы которого подключены к соответствующим входам блока синхронизации и блока кодов идентификации, причем выходы датчика времени подключены к управляющим входам блока управления записи, счет- 10 чика, счетчика считывания кодов адресов в каждой из и. входных цепей, а также к управляющим входам мультиплексера, временного коммутатора, дополнительного блока памяти, первого и второго регистров сдвига.

Кроме того, блок управления записи выполнен в виде двух последовательно соединенных триггеров типа О, к управляющим входам которых подключен выход делителя частоты непосредствен- 20 но и через инвертор соответственно, к сигнальному входу первого триггера подключен выход тактового генератора, который подключен к одному из входов элементов И, включенных на выходах второго триггера, а выходы элементов И подключены ко входам элемента ИЛИ.

Блом управления записи выполнен

cuba триггере, выходы которого подключены к одному из входов элементов И, к другим входам которых и к одному из входов триггера подключен выход тактового генератора, а выходы элементов И подключены ко входам элемента ИЛИ.

Блок сдвига кодов выполнен в виде двух декодировщиков, выходы которых подключены ко входам элемента И, причем на входы одного из декодировщиков поданы сигналы кода адре- 40 са записи, а на входы другого — сигналы кода адреса считывания.

На фиг. 1 представлена структурная электрическая схема предложенного устройства, на фиг. 2 и 3— 45 варианты выполнения блока управления записи, на фиг. 4-6 — временные диаграммы, поясняющие работу блока управления записи, на фиг.7 временная диаграмма распределения кодов разверток в цикле входных сигналов.

Устройство синхРонизации содержит и входных цепей 1, каждая из которых состоит из блока 2 памяти, селектора 3 кода адресов, преобразователя 4 кода, блока 5 управления записи, счетчика б записи кодов адресов, счетчика 7 считывания кодов адресов, блока 8 сдвига кодов, состоящего из элементов И 9 и 10 (могут 60 быть выполнены в виде декодировщиков 9 и 10), выходного элемента И 11 и счетчика 12, а также мультиплексера 13, временной коммутатор 14, детектор 15 кодов, блок 16 синхронизации, блок 17 кодов идентификации, дополнительный блок 18 памяти, блок

19 кодирования, первый регистр 20 сдвига и второй регистр 21 сдвига, датчик 22 времени. Блок управления записи (фиг.2) состоит из триггеров 23 и 24 типа О, элементов И 25 и 26, элемента ИЛИ 27, делителя 28 частоты, инвертора 29 и тактового генератора 30. Блок управления записи (фиг.3) состоит из триггера 31, элементов И 32 и 33, элемента ИЛИ 34 и тактового генератора 35.

Устройство работает следующим образом.

На вход каждой из и входных цепей, выполнение которых идентично, поступают импульсно-кодовые сигналы, содержащие как это показано на фиг.7, в каждом Т0 цикле тридцать два временных интервала Т, Т, ......Ту, причем длительность каждого из них такова, что они передают восемь последовательных двоичных элементов, причем временной интервал Т в каждом цикле используется для того, чтобы передать код одной из двух разверток. Код одной развертки образован последовательностью двоичных элементов х0011011, где двоичный элемент (х) означает, что его величину не следует принимать во внимание, а в коде другой развертки, образованной последовательностью х1хххххх только один второй двоичныи элемент является значащим. Каждый временной интервал, занимающий в кодах разверток одно и то же место, определяет канал.

Входные сигналы поступают на вход преобразователя 4 каждой из и входных цепей, который осущетсвляет перекодирование принятых сигналов, причем на первом выходе формируются сигналы, перекодированные в двоичный код, а на втором выходе выделяются восстановленные тактовые сигналы, т.е, сигналы, синхронные с входными сигналами.

Преобразованные в двоичный код сигналы (фиг.4 в, 5 в) регистрируются в блоке 2 памяти, причем для записи сигналов в блок 2 памяти предусмотрен счетчик б записи кодов адресов, на вход которого поступают восстановленные тактовые сигналы с преобразователя 4 кода, а для считывания — счетчик считывания кодов 7 адресов, на вход которого поступает последовательность с выхода датчика 22 времени. Кроме того, с блоком 2 памяти соединен блок 5 управления записи, обеспечивакщий возможность записи сигналов, по крайней мере, на двух тактах Т„ и Т (фиг.4 а, фиг.5 а) цикла, длительность которо-, го Т, и вход селектора 3 кода адIpecos, который исходя из кодов, формируемых счетчиками б и 7 записи и

831092 считывания кодов адресов, выдает соответствукщий код на входы кодов адресов блока 2 памяти.

Кроме того, между выходами счетчиков б и 7 записи и считывания кодов адресов включен блок 8 сдвига кодов, выполненный в виде двух элементов И 9 и 10, выходы которых подключены ко входам выходного элемента И 11, обеспечивающий сближение или разделение кодов, вырабатываемых счетчиками б и 7. записи и считывания кодов адресов, чтобы между ними оставался определенный промежуток времени.

Выход. блока 2 памяти соединен со входом счетчика 12, который обеспе- 5 чивает считывание на другом такте Т цикла (фиг.4 а, фиг . 5 а), причем сигналы сдвига поступают на счетчик 12 с выхода датчика. времени в момент Тс (фиг. 4 л, фиг.5 л).С вы- 20 хода счетчика 12 преобразованный в параллельный код сигнал через последовательно соединенные мультиплексер 13 и второй регистр 21 сдвига поступает на вход временного коммутатора 14. На управляющие входы мультиплексера 13 и временного коммутатора 14 поступают сигналы с датчика 22 времени. Во время цикла уплот- нения вход мультиплексера 13 пооче. редно подключается к различным выходам счетчика 12 каждой из п входных цепей. Мультиплексер ЧЗподключен ко входу детектора 15 кодов, выход которого подключен к блоку 16 синхронизации и к блоку 17 кодов идентификации, выход которого подключен к дополнительному блоку 18 памяти, сигналы с выхода которого через первый регистр 20 сдвига поданы .на временной коммутатор 14 ° 40

Блок управления записи (фиг.2) состоит из последовательно соединенных триггеров 23 и 24, которые под действием сигнала, поступающего на вход Н (фиг. 4 г, фиг. 5 г) пере- дают на выход сигнал, имеющий на входе 0 (фиг. 4 б, фиг. 5 6). Выход

Qq триггера 23 соединен со входом 0 триггера 24, выходы Q и Q> которого соединены соответственно с первыми О входами элементов И 25 и 2б, выходы которых соединены со входами элемента ИЛИ 27. На вторые входы элементов И 25 и 26 поступают соответственно сигналы с выхода тактового генератора 30 (фиг. 4 з, и, фиг. 5 з, и), каждый из которых соответствует моменту записи Т и Т2.

Вход Н триггера 23 соединен с выходом дели теля частоты 28 на четыре, а вход Н триггера 24 соединен 6р с выходом инвертора 29, вход которого подключен к выходу делителя 28 часторы. На вход делителя 28 частоты ,поступают восстановленные тактовые сигналы, а на вход 0 триггера 23 поступают сигналы с датчика 22 времени (фиг. 4 б, фиг. 5 6.).

На фиг. 4 изображены временные диаграммы, поясняющие работу блока управления записи для случая, когда ритм полученных сигналов является более быстрым, чем ритм местных тактовых сигналов.

На фиг. 4 а показано распределение моментов записи Т и Tg и момен» тов считывания Тсвнутри цикла, дли" тельность которого равна T.

B момент t одновременно имеют место переход сигнала (фиг. 46), который подан на вход 0 триггера 23, и переход сигнала (фиг.4 г), поданного на вход Н. В течение времениЮсигнал (фиг. 4 д) на выходе триггера является неопределенным (заштрихованная эона), и после этого сигнал принимает какое-либо значение "1" или "0". В случае, представленном на фиг. 4 д,он принимает значение

"1". В момент с происходит возрастание перехода сигнала (фиг. 4 e) таким образом, что на выходе трих гера 24 сигнал принимает значение сигнала (фиг. 4 д), а именно "1",. причем возрастание перехода сигнала (фиг. 4е) происходит значительнопозднее того момента, когда происходит явление "gf i tch"

В случае, представленном на фиг.4, сигнал (фиг. 4 ж) до момента ty имел значение "0", элемент И 25 (фиг. 2) был открыт, а элемент И 26 закрыт и на выходе блока управления записи 5 имелся сигнал (фиг. 4 к), который был ничем иным, как сигналом (фиг. 4 з), в момент tg происходит изменение значения сигнала (фиг.

4 ж) так, что за один цикл такта происходит запись в блок 2 памяти в момент времени Т. и Т>.

Поскольку ритм полученных сигналов является более быстрым, чем ритм местных тактовых сигналов, возрастающий фронт сигнала (фиг. 4 г), который в момент времени е. соответствует нисходящему фронту сигнала (фиг. 4 6), в момент ty соответствует восходящему фронту этого сигнала, в этот момент опять имеет место явление "gI!tch" что указано заштрихованной зс>ной. Если допустить, что в конечном итоге сигнал (фиг. 4 д) принимает значение

"0", то в момент ting когда происходит восходящий переход сигнала (фиг. 4 е), сигнал (фиг. 4 ж} принимает значение "О", в результате чего на выходе блока управления записи появляются импульсы сигнала (фиг. 4 з), причем каждый из импульсов этого сигнала соответствует двоичному элементу входного сигнала.

Фиг. 5 относится к случаю, когда длительность двоичных элементов превышает длительность одного цикла

831092 местного такта. До момента t, когда происходит переход сигнала (фиг. 5 е ) значение сигнала (фиг. 5 д) на выходе триггера 23 равно "1", так же как и значение сигнала (фи г. 5 ж) на выходе триггера 24, это подразумевает, что выходной сигнал блока 5 управления записи является сигналом (фиг. 5 з,к) в момент т о, когда происходит восходящий переход сигнала (фиг. 5 е), значение сигнала (фиг.

5 б) равно "1", сигнал на выходе триггера 23 сохраняет таким образом значение "1", и в функционировании не происходит никакого изменения.

В момент t переходы сигналов (фиг. 5 г, б) происходят одновремен- 15 но и имеется возможность возникновения явления "glitch" Время, когда это явление может произойти, представлено как и .На фиг. 4 заштрихованной зоной. Допустим, что по истече- g() нии этого отрезка времени сигнал (фиг. 5 д) принимает значение "0", когда происходит восходящий переход сигнала (фиг. 5, е) в момент 4<«сигнал (фиг. 5 ж) принимает з начение

"0" и на выходе блока 5 управления з аписи оказывается сигнал (фиг. 5 з )

В этом случае записи в цикле времеЯи Т местного такта не было.

Блок 8 сдвига. кодов выполнен в риде двух декодировщиков 9 и 10 (элементы И), ко входам которых подключены выходы счетчиков 6 и 7, записи и считывания кодов адресов, которые выдают два кода, разделенных на определенную величину после детектирования совпадения двух сигналов на выходах декодировщиков

9 и 10.

Различные выборки цифровых сигналов, поступающих на временной ком- 4О мутатор 14, должны быть когерентными, т.е. соответствовать определенному временному интервалу.

Для того, чтобы в момент, когда 45 счетчик 12 соединен, например,с временным коммутатором 14, восемь двоичных элементов, содержащихся в счетчике 12, соответствовали определенному временному интервалу, введен детектор. 15 кодов, который фюрмирует си.гнали, поступака ие на блок 16 синхрониз ации, формирукщий сигналы, касающиеся его состояния и регистрируемые в дополнительном блоке 18 памяти, на выходе которого подключен первый регистр 20 сдвига, содержащий значения выходных сигналов блока 16 синхронизации предшествующего цикла. Причем для определения состояния блока синхронизации на другие вго входы поступают сигналы с выходов блока 19 кодирования и мультиппвксвра 13 и сигналы предшествующего цикла, поступакицие с выхода первого регистра 20 сдвига. 65

Блок кодов идентификации формирует в двоичной форме код идентификации выборки, поступающий на временной коммутатор 14. Идентификация состоит в определении по отношению кода развертки интервала, в котором расположена данная выборка, в частности код 000000 соответствует интервалу Т0, код 000001 — интервалу Т, т.е. при каждом цикле уплотнения коды получают увеличение на одну единицу. В то время, когда имеется потеря синхронности, необходимо воздействовать на укаэанный блок таким образом, чтобы выходные коды были правильными °

Блок кодирования 19 вырабатывает сигналы, которые формируются путем декодирования соответствующих кодов, поступающих с выходов первого регистра 20 сдвига.

На фиг. 3 представлен второй вариант выполнения блока 5 управления записи для случая, когда явление

"g I i tch" имеет малую длительность по сравнению с периодами восстановленных сигналов. Этот блок выполнен в виде триггера 31, который управляет разделяющей цепью, образованной элементами И 32 и 33 и элементом

ИЛИ 34.

На фиг. 6 показаны временные диаграммы работы данного узла, причем обозначения совпадают с обозначениями на фиг. 4 и 5.

Сигнал (фиг. б в) является сигналом восстановленных тактовых сигналов. Моменты, когда из меняет ся з начение сигнала (фиг. б д), выдаваемого триггером 31, определены восходящими фронтами сигнала (фиг, 6 в) и значение сигнала (фиг. б д) зависит от значения, которое имеет в эти моменты сигнал (фиг. б б). Этот сигнал (фиг. б д) определяет, каким будет сигнал (фиг. б и) или (фиг. бз), поданный на выход, блока управления записи.

Отметим, что в этом последнем случае явление "glitch" не может превышать длительности промежутка времени Г, протекающего между восходящими фронтами (фиг. б в) и восходящими фронтами сигнала (фиг. бк).

Формула из обрет ения

1. устройство синхронизации цифровых сигналов, содержащее п входных цепей, каждая из которых состоит из последовательно соединенных преобразователя кода и блока памяти, причем выходы и входных цепей подключены ко входам мультиплексера, а также временной коммутатор, о т л и ч а ющ е е с я твм, что, с целью расширения диапазона компенсации фазовых сдвигов, введены в каждую входную цепь

831092

10 селектор кода адресов, блок управления записи, счетчик записи кодов адресов, счетчик считывания кодов адресов и три элемента И,а также блок кодов идентификации, блок синхронизации,де-:... тектор кодов, блок кодирования,дополнительный блок памяти, первый и второй регистры сдвига, датчик времени, при этом в каждой из и входных цепей тактовый выход преобразователя кода подключен ко входу счетчика записи кодов адресов и через блок управления записи — к управляющим входам селектора кода адресов и блока памяти, выход которого через счетчик подключен к соответствукщему входу мультиплексера выходы счетчика запи- 15 си кодов адресов и счетчика считывания кодов адресов подключены через селектор кода адресов к соответствующйм входам блока памяти и через соответствующие элементы И ко входам gQ выходного элемента И, выход которого подключен к соответствующему входу. мультиплексера, выход которого через детектор кодов подключен ко входам блока синхронизации и блока кодов идентификации, выходы которых через последовательно -соединенные дополнительный блок памяти и первый регистр сдвига подключены к одному из входов временного коммутатора, к дру- З гому входу которого подключен соот- ветствующий выход мультиплексера через второй регистр сдвига, и к соответствующим входам блока кодов идентификации и -блока кодирования, выходы которого подключены к соответствующим входам блока синхронизации и блока кодов идентификации, причем выходы датчика времени подключены к управляющим входам блока управления записи, счетчика и счетчика считывания кодов адресов в каждой из и входных цепей, а также к управляющим вяодам мультиплек" сера, временного коммутатора, дополнительного блока памяти,. первого и второго регистров сдвига.

2. Устройство по и. 1, о т л и ч аю щ е е с я тем, что, блок управления записи выполнен в виде двух последовательно соединенных триггеров типа D, к управляющим входам которых подключен выход делителя частоты непосредственно и через инвертор соответственно, к сигнальному входу первого триггера подключен выход тактового генератора, который подключен к одному из входов элементов И, включенных на выходах. второго триггера, а выходы элементов И подключены ко входам элемента ИЛИ.

3. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления записи выполнен на триггере, выходы которого подключены к одному из входов элементов И, к другим входам которых и к одному из входов триггера подключен выход тактового генератора, а. выходы элементов И подключены ко входам элемента .ИЛИ.

4. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок сдвига кодов выполнен в виде двух декодировщиков, выходы которых подключены ко входам элемента И, причем на входы одного из декодировщиков поданы сигналы кода адреса записи, а на входы другого декодировщика поданы сигналы кода адреса считывания.

Источники информации принятые во внимание нри экспертизе

1. Commutation et Еlectonfgue

1975, Р 51, Осtobre, s 2Й (прототип), 831092

t11 фиг Я

eb u

Фиг.б

ТЧ 1и 4г/

Тч /ю 11) Тц (n) xootr o ii

ШШШ

p òóóõõõê 70011 171

ШШШ ШШШ фиг.7

ВНИИПИ Заказ 2683/12 Тираж 698 Подписное

1 (Ф

1

П 1

Ф е Ь (п+ ) eb(s zj eb(< s) еЬ (+ 4/

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4