Множительное устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ИЗЛЬСТВУ

Саюз Сеаатсних

Социалистичаских

Распублик (61) Дополнительное к авт. саид-ву (54)М. Кл3

G 06 F 7/52 (22) Заявлено 270779 (21) 2802817/18-24 с присоадинвнием заявки М (23) Приоритет

Государственный комнтет

СССР но делам нзобретеннй н открытнй

Опубликовано230581, Бюллетень Но 19 (53) УДК 881. 3 (088.8) Дата опубликования описания 230581 (72) Автор изобретения

Л.A. Глухова е,в„а фтщц @ .,:

И@щащ :., Минский радиотехнический институт (71) Заявитель (54) МНОЖИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть исполь зовано при построении двоично-десятичных арифметических устройств.

Известно устройство умножения десятичных чисел, содержащее регистр множимого, блок последовательного накопления чисел, кратных множимому, блок сдвига, блок суммирования ча.стичных произведений, регистр множителя, блок определения очередности цифр t1l.

Недостатком известного устройства является его сложность.

Наиболее близким техническим реше- нием является устройство для умножения десятичных чисел, содержащее десятичный сумматор, регистр-преобразователь, информационный выход которого подключен к информационному 2ы входу сумматора, регистр операнда, информационный выход которого подкЛ1очен к информационному входу cThpших десятичных разрядов регистра преобразователя, информационный выход младших десятичных разрядов которого подключен к информационному входу регистра операнда, регистр множителя и блок управления, выход сложений которого подключен к управляющему входу сложения десятичного сумматора, выход преобразования блока управления подсоединен к первому управляющему входу регистра-преобразователя, второй управляющий вход которого соединен со входом сдвига регистра множителя и с выходом управления сдвигом блока управления, выход управления приемом в регистр операнда которого подсоединен ко входу приема регистра операнда (2).

Недостаток устройства — большое время выполнения операции умножения десятичных чисел.

Цель изобретения — увеличение быстродействия известного устройства.

Поставленная цель достигается тем, что множительное устройство, содержащее десятичный сумматор, регистр удвоенного операнда, регистр операнда, информационный выход которого подключен к информационному входу младших десятичных разрядов регистра удвоенного операнда, регистр множителя и блок управления, выход сложения которого соединен с управляющим входом сложения десятичного сумматора, выход преобразования блока управления подключен к первому управляющему входу регистра удвоенного операнда, второй управляющий вход которого соединен с выходом управления приемом н регистр удвоенного операнда блока управления, выход управления приемом в регистр операнда которогс подсоединен ко входу приема в регистр операнда, выход управления сдвигом блока управления подключен ко входам сдвига десятичного . сумматора и регистра множителя, дополнительно содержит коммуTатop

10 узел деления на два и узел преобразования цифры, причем выход управления операцией блока управления подключен ко входу управления операцией деся ичного сумматора, информацион- I5 ный вход ко-срого соединен с выходом коммутатора, первый информационный нход которого подсоединен к выходу регистра удвоенного операнда и ко входу .узла деления í- дна, вы- gQ

Ход которого подключен к информационному входу регистра операнда, выход которого соединен со вторым информационным входом коммутатора, первый и второй управляющие входы р которого подключены соответственно к первому и второму выходам управления передачей н сумматор блока управления, первый и второй управляющие входы которого соединены соответственно с первым и вторым управляющими выходами узла .преобразования цифры, выход знака которого подключен ко входу знака блока управления, информационный вход которого с весами 1 и 2" подсоединен к днухразрядному с весами 1 и 2 информационному выходу узла преобразования цифры, четырех-разрядный информационный нход которого с несами 1"" и 2 4 и 8, 4Î е соединен с выходом младшего десятичного разряда регистра множителя, управляющий вход которого подключен к выходу прибавления единицы блока управления. 45

Кроме того, узел преобразования цифры содержит восемь элементов И, пя-.ь элементов ИЛИ и три элемента НЕ,, ичем нход первого элемента НЕ подключен к двоичному разряду с весом 1 информационного входа узла преобразования цифры и к перзыл входам первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, третий вход которогО соединен с выходом третьего элемента И, первый вход которого подключен к выходу первого элемента НЕ и к первому входу четвертого элемента

И, выход которого подсоединен k пер- бО ному входу второго элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, второй вход которого соединен с двоичным разрядом с весом 2 информационного 65 входа узла преобразования цифры, со ,входом второго элемента HE и первым входом пятого элемента И, выход которого подключен к третьему входу второго элемента ИЛИ, а второй вход ко второму входу первого элемента И и выходу третьего элемента НЕ, вход которого соединен с двоичным разрядом с весом 4 информационного входа узла преобразователя цифры, вторым нходом третьего элемента И и первым входом шестого элемента И, второй вход которого подключен ко вхсд-» второго элемента НЕ, выход которого подсоединен к первым входам седьмого и восьмого элементов И, вторые входи которых соединены с первым входом шестого элемента И, третий вход которого подключен ко входу перного элемента НЕ, выход которого подсоединен к третьему входу седьмого элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом шестого элемента

И и первым входом четвертого элемента ИЛИ, второй вход которого подключен к третьему входу третьего элемента ИЛИ, второму входу четвертого элемента И и к двоичному разряду с весом 8 информационного входа узла преобразования цифры, выход восьмого элемента И которого соединен с первьж входом пятого элемента ИЛИ, второй вход которого подсоединен к третьему входу первого элемента ИЛИ выход которого соединен с двоичным разрядом с весом 1 информационного выхода узла преобразования цифры, двоичный разряд с весом 2 которого подключен к выходу второго элемента ИЛИ, выходы третьего, четвертого и пятого элементов ИЛИ соединены соответственно с выходом знака и первым и вторым управляющими выходами узла преобразования цифры.

При этом блок управления содержит генератор тактов, дзухразрядный двоичный счетчик, три триггера, три элемента НЕ, семнадцать элементов И, шесть элементон ИЛИ и элемент задержки, причем первый и второй выходы первого триггера подсоединены к первому и второму входам второго триггера, третий вход которого соединен с установочным входом двоичного счетчика, счетный вход которого подключен ко входу третьего триггера, выходу генератора тактов и первым входом первого - семнадцатого элементов И, Второй вход первого элемента И подключен к выходу О двоичного счетчика, выход 1 первого разряда подсоединен ко вторым входам второгочетзертого элементов И, третий вход второго элемента И соединен с первым выходом второго триггера, второй выход которого подключен ко второму входу пятого элемента И, третий вход

832554 выходу первого элемента НЕ, первый четвертый входы первого элемента ИЛИ соединены соответственно с выходами второго — пятого элементов И, а выход — с выходом разрешения приема в регистр удвоенного операнда блока управления, выход управления операцией которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого элемента

НЕ И, первый пятый входы третьего элемента ИЛИ подключены к выходам пятого — девятого элементов И, первый — восьмой входы четвертого элемента ИЛИ соединены соответственно с выходами пятого — двенадцатого элементов И, а выход — через третий элемент НЕ со вторым входом Семнадцатого элемента

И, первый — четвертый входы пятого элемента ИЛИ соединены соответственно с выходами пятого, шестого двенадцатого и тринадцатого элемент в И,а выход—

c первым выходом управления передачей в сумматор блока управления, выход сложения которого соединен с выходом шестого элемента ИЛИ, первый и второй входы которого подключены к выходам пятого элемента ИЛИ и четырнадцатого элемента И, выход третьего элемента ИЛИ через элемент за- . держки соединен с выходом преобразования блока управления.

На фиг. 1 изображена структурная схема множительного устройства; на фиг. 2 — схема узла преобразования цифры; на фиг. 3 — схема одного десятичного разряда узла деления на два, на фиг, 4 — схема блока управления.

Множительное устройство выполняет операцию умножения двоично-десятичных чисел, представленных в коде

8-4-2-1, по варианту, при котором производится сдвиг частичных произведений при неподвижном множимом.

Устройство включает десятичный сумматор 1, содержащий (2п+1) десятичный разряд, где n — разрядность сомножителей; регистр 2 удвоенного операнда, содержашлй (n+2) десятичных разрядов; регистр 3 операнда, содержащий (и+1) десятичный разряд, информационный выход которого подключен к информационному входу младших (n+1) десятичных разрядов регистра 2; регистр 4 множителя, содержащий (и+1) десятичный разряд, причем старшие разрядов выполнены в виде десятичных счетчиков; узел 5 преобразования цифры, имеющий первый и второй управляющие выходы б и 7, выход 8 знака и двухразрядный информационный выход 9, четырехразрядный вход узла 5 подключен к выходу младшего десятичного разряда регистра множителя; коммутатор 10, информационный выход которого соединен с информационными входами (и+1) старших десятичных

50 которого подсоединен к выходу 0 двоичного счетчика, выход 1 которого соединен со вторым входом шестого элемента И, третий вход которого подсоединен к четвертым входам второго и пятого элементов И, третьим 5 входам третьего и четвертого элементов И, вторым входам седьмого — девятого элементов И и к двоичному разряду веса 2 информационного входа блока управления, разряд веса 1 которого соединен с пятым входом пятого элемента И, шестой вход которого подключен к выходу первого элемента НЕ, вход которого подсоединен ко входу знака блока управления, четвертому входу третьего элемента И и к третьему входу восьмого элемента

И, четвертый вход которого соединен с вы одом 0 двоичного счетчика, третьими входами седьмого и девятого элементов И и вторыми входами деся- 20 того и одиннадцатого элементов И, третий вход десятого элемента И подсоединен ко второму входу двенадцатого элемента И и ко второму выходу втоРого триггера, первый выход которого подключен к четвертому входу седьмого элемента И и второму входу тринадцатого элемента И, третий вход которого соединен со вторыми входами

;етырнадцатого и пятнадцатого элемен- З0 тов И и с третьим входом девятого элемента И, четвертый вход которого подсоединен к четвертому входу четвертого элемента И и к выходу второго элемента НЕ, вход которого соединен с двоичным разрядом веса 1 информационного двухразрядного входа блока управления, с третьим входом одиннадцатого элемента И, четвертым входом тринадцатого элемента И и третьим входом двенадцатого элемента И, 40 второй вход которого подключен к третьему входу четырнадцатого элемента И, выход которого соединен со вторым выходом управления передачей в сумматор блока управления, 45 первый управляющий вход которого подключен к третьему входу пятнадцатого элемента И, выход которого соединен с выходом прибавления единицы блока управления, второй управляющий вход которого соединен с третьим входом первого елемента И, выход которого подключен к первому входу первого триггера, выход третьего триггера соединен со вторым входом шестнадцатого элемента И, выход которого подключен к выходу управления приемом в регистр операнда блока управления, выход управления сдвигом которого подсоединен к выходу семнадцатого элемента И, второму 60 входу первого триггера к установочному Йходу двоичного счетчика, выход 1 которого соединен с четвертым входом двенадцатого элемента

И, пятый вход которого подключен к 65 8

832554 таблица 1

99 Цифра Преобразованная Выход 8 и/п множителя цифра (выход 9)

Выход 7

Выход 6

0000

0001

10

0010

0011

0100

00

0101

0110

0111

1000

10.

1001

01 разрядов сумматора 1, первый и второй.информационные входы коммутатора 10 соединены соответственно с выходами регистра 2 удвоенного операнда и регистра 3; узел 11 деления на два, вход которого подключен к информационному выходу регистра 2 .Удвоенного операнда, а выход — к информационному входу регистра 3 операнда; блок 12 управления, первый и второй управляющие входы 13 и 14 которого соединены соответственно с первым и вторым управляющими выходами 6 и 7 узла 5 преобразования цифры, выход 8 знака которого подключен ко входу 15 знака блока 12 управления, информационный двухразрядный вход 16 которого подсоединен к информационному выходу 9 узла 5, выход 17 сложения блОка управления подключен к управляющему входу 18 сложения сумматора 1, выход 19 преобразования блока 12 управления подключен к первому управляющему входу регистра 2 удвоенного операнда, второй управляющий вход которого соединен с выходом 20 управления приемом в регистр 2 удвоенного операнда блока 12 управления, выход 21 управления приемом в регистр операнда которого подсоединен ко входу приема регистра 3 операнда, выход

22 управления сдвигом блока 12 управления подключен ко входам сдвига сумматора 1 и регистра 4 множителя, Иэ,табл. 1 следует, что цифры от 0 до 3 передаются на выход узла 5 без преобразования (передаются два младших двоичных разряда).

Цифры 4 и 5 6 преобразуются через их дополнения до пяти (4-.5=-1, 5-5=0, 6-5=+1) ."цифры 7, . 8 и 9 прецставляются в виде их дополнений до десяти (7-10=-3, 8-10-2, 9-10=-1) . Наличие сигнала на выходе 6 говорит о том, что цифра множителя на выходе 9 представлена выход 23 управления операцией блока

12 управления подсоединен ко входу управления операцией сумматора 1, первый и второй выходы 24 и 25 управления передачей в сумматор блока

12 управления подключены соответственно к первому и второму управляющим входам коммутатора 10, выход 26 прибавления единицы блока 12 управления соединен с управляющим входом 27 регистра 4 множителя °

Регистр 2 представляет собой регистр сдвига с цепями коррекции, позволяющими за один такт выполнять десятичное умножение его содержимого на два. Данный регистр служит для формирования кратных множимого в процессе выполнения умножения. В качестве него может использоваться преобразователь двоичного кода в десятичный.

2О

Коммутатор 10 представляет собой комбинационный элемент И-ИЛИ, tIpGпускающий на выход данные со своего .первого информационного входа при

>5 наличии сигнала на своем первом управляющем входе и со второго информационного входа — при наличии сигнала ыа втором управляющем входе.

Узел 5 преобразует четырехразряд3О .ный двоичный код текущей десятичной цифры множителя и двухраэрядный двоичный код и Формирует сигналы на своих выходах в соответствии с табл. 1. с недостатком 10, т. е. к следующей десятичной цифре множителя необходимо прибавить единицу. Сигнал . на выходе 7 указывает, что цифра множителя на выходе 9 представлена с недостатком 5, что необходимо

60 учесть при обработке следующей десятичной цифры множителя (цифру 5 при обработке следующей цифры множителя можно представить как 1/2 ). Если на выходе 8 знака

65 узла 5 1, то при обработке дан832554

10 прием н регистр 3 содержимого регистной десятичной цифры нужно выполнить вычитания, 0 — сложения.

Множительное устройство работает следующим образом.

В исходном состоянии в десятичные разряды (2-п) регистра 2 помещено множимое, н младшие и разрядов регистра 4 — множитель. Операнды представлены в коде 8-4 — 2-1. Старший и младший десятичные разряды регистра 2, старший десятичный разряд регистра 4, 10 сумматор 1 и регистр 3 установлены в нуль.

Выполнение операции умножения осуществляется за (n+1) цикл. На каждом цикле обрабатывается одна десятичная цифра множителя, начиная с младшей, каждый цикл выполняется за 0,1,2 или

3 такта сложения (вычитания) в зависимости от значения текущей десятичной цифры множителя и сигнала, сформированного на выходе 7 узла 5 20 при обработке предыдущей десятичной цифры множителя.

Если при обработке предыдущей десятичной цифры множителя на выходе узла 5 был сформирован 0, то д данный цикл выполняется следующим образом. Узел 5 преобразования цифры. анализирует текущую десятичную цифру множителя и в зависимости от ее значения в соответствии с табл. 1

30 формирует сигналы на сноих выходах

6-9, поступающие на соответствующие входы 13-16 блока 12 управления.

Блок 12 управления анализирует значение знака на своем входе 15 знака и,если знак положителен, формирует сигнал(+) на выходе 23,поступающий на вход управления операцией сумматора

1 и обеспечивающий выполнение сложения в сумматоре. Если же знак на входе 15 отрицателен, то на выходе 40 23 блока управления вырабатывается сигнал (-), поэтому в сумматоре 1 будет выполнено вычитание.

Первый такт цикла выполняется в зависимости от кода, поступившего 4 на информационный вход 16 блока 12 управления.

Если на входе 16 код 01, то на первом такте блок управления формирует сигналы на выходах 17 и 24.

Сигнал на выходе 24 обеспечивает передачу через коммутатор 10 на вход сумматора 1 содержимого регистра 2 (кода множимого). По сигналу с выхода 17 выполняется сложение или вычитание (в. зависимости от сигнала на выходе 23 блока 12 управления) кода с выхода коммутатора с содержимым сумматора.

Если на входе 16 блока 12 управления код ll, то кроме сигналов 60 на входах 17 и 24 вырабатывается

brge Сигнал на выходе 19 блока управления. Сигнал на выходе 19 формируется с задержкой, равной времени .приема кода в регистр 2. Данный сигнал 65 поступает на первый управляющий вход регистра 2 и обеспечивает удвоение

его содержимого (в регистре-преобразователе формируется код двухкрат- ного множимого).

Если на входе 16 e пока 12 управления код 10, то блок 12 управления формирует лишь сигнал на выходе

19, сигналы же на выходах 17 и 24 не вырабатываются.

Одновременно, если на входе 13 блока 12 управления присутствует 1 то блок управления формируют сигнал на выходе 26. Сигнал с ныхоца 26 поступает на управляющий вход регистра 4 множителя и обеспечивает прибавление 1 в соседний с обрабатываемым десятичный разряд множителя.

На первом такте первого цикла кроме нышеназванных сигналов блок

12 управления формирует сигнал на выходе 21. Этот сигнал поступает на вход приема регистра 3 операнда и обеспечивает прием в регистр 3 содержимого регистра 2 (кода множимого), прошедшего через узел 11 деления на два. Таким образом в регистре 3 фик-. сируется код 1/2-кратного множимого, Второй такт сложения- вычитания выполняется в том случае, если старшая двоичная цифра (цифра с весом 2 ) на входе 16 блока 12 управления равна 1 . В этом случае блок

12 управления формирует сигналы на выходах 17,19,20,24 ° Сигналы на выходах 17 и 24 выполняют действия, описанные выше для первого такта (к содержимому сумматора 1 прибавляется или вычитается в зависимости от сигнала на выходе 23 двукратное множимое). Сигнал на выходе 20 обеспечивает прием в регистр 2 содержимого регистра 3 операнда (1/2-кратно го множимого). Сигнал на выходе 19 формируется через время, достаточное для приема кода в регистр 2 и обеспечивает удноение его содержимого.

Таким образом, к началу обработки следующей десятичной цифры множителя в регистре 2 будет зафиксирован код множимого.

Сигнал сдвига на выходе 22 блок

12 управления формирует вместо первого такта сложения (вычитания) - при коде 00 на своем информационном входе 16, после первого такта сложения (вычитания) — при коде 01 на входе 16, после второго такта— при кодах 10 или 11 .. Сигнал на выходе 22 обеспечивает сдвиг вправо на один десятичный разряд содержимого сумматора 1 и регистра 4.

Если при выполнении первого цикла на входе 16 блока 12 управления присутствует код 00, то одновременно с сигналом на выходе 22 блок 12 управления вырабатывает сигнал на выходе 21.. Этот сигнал обеспечивает

11 ра 2 (кода множимого), прошедшего через узел 11 деления на два, т.е. в регистре 3 фиксируется код 1/2-кратного множимого.

На этом выполнение данного цикла заканчивается.

Если при обработке предыдущей десятичной цифры множн1еля на выходе 7 узла 5 формир1 ется 1, то это значит, что данная цифра множителя была представлена с недостатком 5 ".

Этот недостаток необходимо скомпенсировать при обработке текущей десятичной цифры множителя путем прибавления к сумме частичных произведений в сумматоре 1 содержимого регистра

3 (1/2-кратного множимого). Если при обработке текущей десятичной цифры множителя необходимо вычесть множимое иэ содержимого сумматора 1, то это вычитание и прибавление 1/2-кратного множимого можно заменить вычи- 28 танием 1/2-кратного множнмого. Это обеспечивает уменьшение числа тактов сложения (вычитания), необходимых для обработки десятичной цифры множителя. В соответствии с этим выпал- д нение данного цикла зависит ат текущего значения на входах 15 и 16 блока 12 управления.

Первый такт такого цикла выполняется следующим образом.

ЗО

Если на входе 15 знака 15 блока

12 управления (-) и в младшем двоичном разряде (разряде с весом 1 ™ ) входа 16 1, то на выходе 23 вырабатывается сигнал (-). В противном случае на выходе 23 формируется (+).

- Сдновременно блок 12 управления вырабатывает сигналы на выходах 19 и 25.

Сигнал на выходе 25 обеспечивает передачу через коммутатор 10 содержимого регистра 3 операнда (1/2-кратнога . 4О ,множимого), которое па сигналу на выходе 17 прибавляется или вычитат ется (в зависимости от сигнала на ныходе 23) к содержимому сумматора 1.

Если на входе 13 блока 12 управле- 45 ния 1, то кроме сигналов 17 и

25 блок управления формирует сигнал на ныходе 26, по которому в соседний обрабатываемый десятичный разряд регистра 4 множителя прибавляется

Ill 1

Если на входе 16 блока 12 управления код 10 или если на входе

16 код 11 и на выходе 23 сигнал (-), то помимо сигналов на выходах

17 и 25 блок 12 управления вырабатывает сигнал -на выходе 19, выполня ннций удвоение содержимого регистра 2, Таким образом, если на входе 16 блока 12 управления код 10 или если на входе 16 код ll и на еО входе 15 знака сигнал (-)„ то к началу второго такта s регистре 2 будет сформирован код двухкратного миожимога. В остальных случаях в регистре 2 сохранится множимое. 65

На втором такте сложения (вычитания) сигнал (+) или (-) на выходе 23 блока 12 управления совпадает со знаком на его входе 15. На этом такте в том случа.е, когда на его входе 16 блока 12 управления код 01 и на входе 15 (+) или когда на входе 16 код 10 или " li,- Формируются сигналы на выходах 17 и 24, обеспечивающие прибавление или вычитание (н зависимости от сигнала на выходе 23) содержимого регистра 2 к содержимому сумматора 1. Кроме того, если на входе 16 код 1.0 или если на входе 16 код 3.1 и на входе 15 знака (-)„ та вырабатываются сигналы на выходах 19 и 20 управления. Сигнал на. выходе 20 обеспечинает прием н

påãècòp 2 содержимого регистра 3 (1/2-кратного множимого). По сигналу с выхода 19 содержимое регистра 2 удваивается (формируется код множимого). Если же на выходе 16 блока

12 управления код 11, а на входе 15 (+), то сигнал на выходе 20 не появляется, а вырабатывается только сигнал на выходе 19, по которому содержимое регистра 2 (множимае) удваивается (формируется двукратное множимое). На этом второй такт сложения (вычитания) заканчивается.

Третий такт сложения необходим только в том случае, когда на входе 16 блока 12 управления код 11, а на входе 15 знака -(+). В этом случае вырабатываются сигналы на выходах 17, 19,20 и 24 и на выходе 23 знака сигнал (+).Сигналы на ныходах 17 и 24 обеспечивают прибавление к содержимому сумматора l.содержимого регистра 2 (двухкратного множимого).По сигналу с выхода 20 в регистр 2 принимается

1/2-кратное множимое из регистра 3.

СиГнал с выхода 19 удваивает содержимое регистра 2 (формируется код мнажимого) .

Таким образом, в регистре 2 к началу выполнения следующего цикла обязательно фиксируется код множимого.

Сигнал сдвига на выходе 22 вырабатывается после первого такта сложения (вычитания) — при коде 00 на выходе 16 или при коде 01 на входе

16 и знака (-) на входе 15,после второго TàêTà — при кодр 01 и знака(+) на входе 15, при коде 11 и знаке (-) на входе 15 или при коде ™ 10 а после третьего такта - при коде 11 на входе 16 и знаке (+) на входе 15. Сигнал на выходе 22 обеспечивает сдвиг содержимого сумматора 1 и регистра 4 множителя вправо на один десятичный разряд. На этом выполнение цикла заканчивается.

Описанный порядок формирования сигналон в блоке. 12 управления и потактные действия, производимые в мно,жительном устройстве при обработке одной десятичной цифры множителя, l4

832554 на вход 14 блока 12 управления на

l предыдущем цикле; М - множимое;

Х2 — умножение на два в регистре 2;

Т вЂ” номер такта сложения или сдвига (СЦ); П - прием в регистр преобразователь 1/2-кратного. множимого.

Т а б я и ц а 2

В14

Действия

Управляющие сигналы

Стро ка

Т=l Т=2 T=Ç

Т=4

T=3 Т=4

Т=2

СД

1. У22

+М СД

У23 (+ 3, У18, У24,У20,У19

Х2 +2М, П СД

Х2

У22

3. У19

+М, +2М,П СД

Х2 Х2

У22

У22

-М СД

СД

+М СД

-2М, СД

П,Х2

-МХ2

У23(-),У18, У24, У.20., У 19

-2N, П СД

Х2

Х2

У22

У19,У26

СД

У22

У23(†),У18, У24,У26

10.

+1/2М СД

У22

СД

+1/2М +М

У22

У23 (+) У18, У-2 4

+1/2М +2М, СД

Х2 П,Х2

У23 (+),У18, У24,У20,У19

У23(+),У18

У25 У19

У22

У23 (+)

У18, У24, У20

У19

У.23 (+),У18 °

У24,У19

У23 (+),У18, У25

-1/2М СД.У22

У23(-),У18, У25

У23(+),У18, У25

+1/2М СД У22

У23(+)У18, У24 У22

У2 3 (+), У18

У25

+1/2М +М СД

У23(-),У18 У22

У24,У20,У19

-1/2М, -2М, СД

Х2 П,Х2

У23 (-),У18, У25 У19 У26 поясняет табл. 2 (номера строк соответствуют номерам строк в табл. 1).

В табл. 2 введены следующие обозначения 1 — сигнал на выходе блока

12 управления, имеющем 1-ый номер на фиг. 1; В 14 - сигнал, поступивший

2, У23(+),У18, У22

У24

4. У23(+),У18, У23(+),У18, У24,У19 У24,У20,У19

5. У23(-),У18, У22

У24

6. У22

7. У23(+),У18 У22

У24

8. У23(-),У18, У23(-),У18, У24,У19,У26 У24,У20,У19

У23 (+),У18, У25

У23(+),У18, У25

У22 +1/2М +М,Х2 +2М, СД П, Х2

15

Hродолжение табл. 2

1 1

814

Строка

Управляющие сигналы

Действия

9. У23 (+),У18, У25,У19,У?6

У23 (-),У18, У22

У24,У20,У19

+1/2М, -2М, Х2 П,Х2

СД

-1/2М СД

Уl и У2

10. У23 (-),У18, У22

У25,У26

Схема узла преобразования цифры

5 элементы HE 28,-= 30, входы которых соединены соответственно с двоичными разрядами с весами 1, 2 и 4 (Xl,Х2,Х4) четырехразрядного информационного входа узла 5 преобразования цифры, элементы И31-38, причем первые входы элементов И 31 и 32 соединены ао входом элемента НЕ 28, 20 выход которого подключен к первым входам элементов И 33 и 34, второй вход элемента И 31 соединен с выходом элемента HE 30, вход которого подсоединен ко второму входу элемента И 33,д5 вход элемента HE 29 соединен со вторым входом элемента И 32 и первым входом элемента И 35, второй вход

Которого соединен с выходом элемента

HE 30, первый, второй и третий входы элемента И 36 соединены соответственно со входами элементов HE 30,29 и

28, выход элемента HE 29 подключен к первым входам элементов И 37 и 38, вторые входы которых соединены со входом элемента HE 30, третий вход элемента И 37 соединен с первым входом элемента И 34, второй вход которого подключен к двоичному разряду с весом 8 (Х8) четырехразрядного информационного входа узла .5 преобра- 4{) зования цифры, элементы HJIH 39-43, причем входы элемента ИЛИ 39 соединены с выходами элементов И 31, 32 и

33, .а выход 44 с двоичным разрядом с весом 1 {Уl) информационного выхода 9 узла 5 преобразования цифры, двоичный разряд с весом 2 (У2) которого соединен с выходом элемента иЛИ 40, входы которого соединены с выходами элементов И 32, 34 и 35, выход 8 знака узла 5 преобразования цифры подключен к выходу элемента

ИЛИ 41, первый вход которого подсоединен к выходу элемента И 37, а второй вход - к выходу элемента H 36 и первому входу элемента ИЛИ 42, второй вход которого соединен с третьим входом элемента ИЛИ 41 и вторым входом элемента И 34, входы элемента ИЛИ 43 подсоединены к выходам элементов И 33 и 38, вЫходы элементов ИЛИ 42 и 43 6О соединены соответственно с выходами

6 и 7 узла 5 преобразования цифры.

Схема узла преобразования цифры обеспечивает преобразование текущей десятичной цифры множителя в соответ- 6

Т=1 Т2 T=3 Т=4 ствии с табл. 1 на основании выражений:

У6 =- Х8 + Х4Х2Х1;

У7 = Х4Х1 + Х4Х2;

У8 =- Х8 + Х4Х2Х1 + X4X2X1;

Уl = Х4Х1 + Х2Х1 + X4X1;

У2 = X2X1 + Х8Х1 + Х4Х2,". где У6-У8 сигналы, появляющ еся на выходах

6-8 узла 5 преобразования цифры соответственно; выходы двоичных разрядов с весами 1 и 2 двухразрядного информационного выхода узла 5 соответственно;

Х8,Х4,Х2,Х1 — двоичные разряды с весами 8, 4 2

I 1 1 четырехразрядного информационного входа узла 5 ..

Узел 11 деления на два представляет собой комбинационную схему, код на выходе которой равен частному от деления на два десятичного числа, поступившего на ее вход. Каждый десятичный разряд узла 11 функционирует в соответствии с выражениями

Е8 = QP8 + QP4P2;

Е4 = ЯР8 + ЯР4Р2 + ЯР8Р2;

Е2 = Р4Р2 + QP4 + QP4P2; (2)

Еl = QP2 + QP2, где Е8,Е4,Z2 Еl — значения двоичных разрядов с весами 8 4

P Ф в 2ю и 1 У сятичных цифр на выходе узла 11;

P8,Ð4,Р2 — значения двоичных разрядов с весами 8 4

В / 2 соответствующих десятичных цифр на входе узла ll;

832554

Q значение двоичного разряда веса 1 соседней старшей десятичной цифры на входе узла 11.

Реализация схемы одного десятичного разряда узла 11 деления на два, 5 функционирующего в соответствии с (2), приведена на фкг. 3. Схема содержит элементы HE 45-48, входы которых подключены соответственно к двоичным разрядам Q, РB, Р4, Р2 на входе десятичного разряда узла 11; элементы И 49-57, причем первые входы элементов И 49-52 соединены со входом элемента НЕ 45, выход которого подключен к первому входу 15 элемента.И 53, второй вход которого подключен ко второму входу элемента

И 49 и входу элемента HE 46, выход которого соединен со вторым входом

И 52, третий вход которого соединен 2(» с первым входом элемента И 54 и выходом HE 48, вход которого подключен ко вторым входам элементов И 51 и

И 50, третий вход которого соединен со входом элемента НЕ 47, вторым вхо- 5 дом элемента И 54 и первым входом элемента И 55, второй вход которого подсоединен к первому входу элемента

И 56 и выходу элемента HE 45, вход которого подключен к первому входу элемента И 57, второй вход которого соединен с выходом элемента HE 48, вход которого подключен ко второму входу элемента И 56, выход элемента

НЕ 47 соединен с третьим входом элемента И 51; элементы ИЛИ 58-61, причем входы элемента ИЛИ 58 соединены с выходами элементов,И 49 и 50, входы элемента ИЛИ 59 соединены с выходами элементов И 51-53, входы элемента.ИЛИ 60 подключены к выходам 40 элементов И 51,54 и 55,входы элемента

ИЛИ 61 присоединены к выходам элементов И 56 и 57, выходы элементов

ИЛИ 58-61 являются соответственно выходами Е8 — Zl данного десятичного разряда узла 11.

Данная схема узла 11 обеспечивает деление на два кода, поступившего на его вход.

Важную роль при выполнении операции умножения играет блок 12 ° управления, который может быть реализован как микропрограммным,так и аппаратным путем. Аппаратная реализация приведена на фиг. 4. Данная схема» формирующая управляющие сигналы в соответствии с табл. 2 содержит генератор

62 тактов; двухраэрядный двоичный счетчик 63, счетный вход которого подключен к выходу генератора 62 тактов; триггеры 64-66, причем первый 60 и второй выходы триггера 64 подсоединены к первому и второму входам триггера 65, третий вход которого соединен с установочным входом счетчика 63, счетный вход которого под- 65 ключен ко входу триггера бь; элементы HE 67-69, причем вход элемента

HE 67 подключен ко входу 15 знака блока 12 управления, двоичный разряд веса 1 (Уl) информационного двухразрядного входа 16 которого соединен со входом 70 элемента HE 68„. элементы И 71-87, первые входы которых соецинены с выходом генератора 62 импульсов, второй вход 88 элемента

И 71 подключен к выходу 0 счетчика 63, выход 1 которого подсоединен ко вторым входам элементов И 7274, третий вход элемента И 72 соединен с первым выходом 89 триггера 65, второй выход 90 которого подключен ко второму входу элемейта И 75, третий вход которого подсоединен к выходу 2 счетчика 63, выход 1 которого соединен со вторж. вхоцом элемента И 76, третий вход которого подсоединен к четвертым входам элементов И 72 и 75 третьим входам элементов И 73 и 74,вторым ходам элементов И 77-79 и к двоичному разряду веса 2 (У2) информационного входа

16 блока 12 управления, разряд веса 1 (Уl) которого соединен с пятым входом элемента И 75, шестой вход которого подключен к выходу элемента

HE 67, вход которого подсоединен к четвертому входу элемента И 73 и к третьему входу элемента И 78, четвертый вход которого соединен с выходом 0 счетчика 63, третьими входами элементов И 77 и 79 и вторыми входами элементов И 80 и 81, третий вход элемента И 80 подсоединен ко второму входу И 82 и ко второму выходу триггера 65, первый выход которого подключен к четвертому входу элемента И 77 и второму входу элемента И 83, третий вход которого. соединен со вторыми входами элементов И 84 и 85 и с третьим входом элемента И 79, четвертый вход которого подсоединен к четвертому входу элемента И 74 и к выходу элемента НЕ

68, вход которого соединен с третьим входом элемента И 81, четвертым входом элемента И 83 и третьим входом элемента И 82, второй вход которого подключен к третьему входу элемента

И 84, выход которого соединен со вторым выходом 25 управления передачей в сумматор блока 12 управления, первый управляющий вход 13 которого подключен к третьему входу элемента

И 85, выход которого соединен с выходом 26 прибавления единицы блока

12 управления, второй управляющий вход 14 которого соединен с третьим .входом элемента И 71, выход которого подключен к первому входу триггера

64, выход триггера 66 соединен со вторым входом шестнадцатого элемента

И 86, выход которого подключен к выходу 21 управления приемом в регистр операнда блока 12 управления, выход

19

832554

22 управления, сдвигом которого подсоединен к выходу элемента И 87, второму входу триггера 64 и к установочному входу счетчика 63, выход 1 которого соединен с четвертым входом элемента И 82, пятый вход которого подключ н ко входу элемента НЕ 67; элементы ИЛИ 93-96, буричем входы элемента ИЛИ 91 соединены с выходами элементов И 72-75, а выход — с выходом 20 разрешения приема в регистр 2 блока 12 управления, выход

23 управления операцией которого соединен с выходом элементов ИЛИ 92, выходы которого соединены с выходами элементов НЕ 67 и И 79, входы элемента ИЛИ 93 подключены к выходам элементов И 75-79, входы элемента

ИЛИ 94 соединены с выходами элементов

И 75-82, а выход — через элемент НЕ

69 со вторым нхоцом элемента И 87, входы элемента ИЛИ 95 соединены с выходами элементов И 75, 76, 82 и

83, а ныход — с первым выходом 24 управления передачей н сумматор блока 12 управления, выход 18 сложения которого соединен с выходом элемента

ИЛИ 96, входы которого подключены к выходам элементов ИЛИ 95 и И 84; элемент 97 задержки, подсоединенный между выходом элемента ИЛИ 93 и выходом 19 преобразования блока 12 управления.

Блок 12 управления (фиг. 4) формирует управляющие сигналы н соответствии с табл. 2 и работает следующим образом.

Первому такту первого цикла соответствует нулевое ссостояние триггеров 64-66 и счетчика 63 (сигнал на выходе 0 счетчика) . Поэтому по сигналу генератора 62 тактов откры- вается элемент И 86, формируя сигнал на выходе 21 блока 12 управления.

Кроме того, если на входе 14 блока

12 управления l, то срабатывает элемент H 71„ установив триггер 64 в 1 (это указывает.,что текущая преобразованная цифра множителя представлена с недостатком 5 ).

Если на входе 13 блока 12 управле<-:ня 1 ", то открывается элемент И

85, обеспечив формирование сигнала яа выходе 26 блока 12 управления.

Одновременно, если на входе 15 знака блока 12 управления 0 . (+) или если на информационном входе 16 код 10 (что открывает элемент. И 79), то срабатывает элемент ИЛИ 92, вырабатывая сигнал (+) на выходе 23 блока

12 управления. Отсутствие сигнала на выходе 23 рассматривается как (-).

Кроме того, если разряд с весом 1 информационного входа 16 в единице, то открываются элементы И 83 и ИЛИ

95 и 96, обеспечивая формирование сигналов иа выходах 17 и 24 блока 12 управления. В это время, если двоичный разряд с весом 2 (У2).информационного входа 18 в единице, срабатывают элементы И 77 и ИЛИ 93, обеспечив формирование сигнала, который, задержавшись на элементе 97 задержки, появляется на выходе 19 блока 12 управления. Кроме того, срабатывают элементы ИЛИ 94 и HE 69,,закрывая элемент И 87 и запрещая появление на выходе 22.

В это же время сигнал генератора

62 тактов поступает на счетный вход счетчика 63, обеспечив к началу второго такта установку счетчика н единицу (потенциал на выходе 1 счетчика). Кроме того, сигнал генератора 62 тактов устанавливает в единицу триггер 66, запирая элемент

И 86.

Второй такт сложения (нычитания) выполняется тогда, когда дноичный разряд веса 2 информационного входа 16 установлен н ециницу. В этом случае открываются элементы

И 72, 76 и ИЛИ 91, 93, 94, 95 и 96, обеспечив формирование сигналов на выходах 17, 20, 24 и задержанного сигнала на выходе 19 и запретив появление сигнала на выходе 22. Сигнал на выходе 23 блока 12 управления формируется аналогично описанному выше для первого такта.

Сигнал на ныходе 22 по сигналу генератора 62.тактов появится н том случае, если не откроется ни один из элементов И 75-81. В этом случае сработает элемент HE 69, обеспечив отпирание элемента И 87, установку н нуль счетчика 63, запись в триггер

65 содержимого триггера 64 и сброс последнего в нуль. Таким образом, в триггер 65 запоминается тот факт, что предыдущая преобразованная десятичная цифра множителя была представлена с недостатком 5 .

На этом выполнение первого цикла заканчивается.

Второй и все последующие циклы выполняются в зависимости от состояния триггера 65.

Если триггер 65 установлен н 0, то данчый цикл выполняется аналогично первому (за исключением сигнала на выходе 21. блока управления, который формируется только на первом цикле) .

Если триггер 65 установлен на 1, то сигналы блока управления формируются следующим образом.

Сигналы на выходах 23 и 26 вырабатываются аналогично описанному выше для первого цикла.

Первому такту цикла соответствует нулевое состояние счетчика 63. Ноэтому, если на входе 14 1, срабатывает элемент И 71, обеспечив по сигналу генератора 62 тактов, установку триггера 64 н 1 .

Одновременно срабатывают элементы И

84 и ИЛИ 96, формируя сигналы на ны22

21

832554

=,Z t +О,<4t сп (3) где t. - время выполнения десятичСл ного сложения; время формирования очередного кратного;

65 ходах 17 и 25 блока 12 управления.

Кроме того, если на входе 16 блока 12 управления код 10 или если на входе 16 код ll и на входе 15 знака, — 1 (-), то открываются элементы И 78 или 79, отпирая элемент ИЛИ 93 и формируя с задержкой сигнал на выходе 19. По сигналу генератора 62 тактов к началу второго такта счетчик 63 установится в 1 .

Если на входе 16 блока 12 управления код 10, 11 или если на входе 16 код 01 . и на входе 15 знака (+), то на втором такте по сигналу генератора 62 тактов срабатывают элементы И 75 или 82 и ИЛИ 94

96, формируя сигналы на выходах 17, 15

24 и запретив сигнал на выходе 22.

Кроме того, если на входе 16 код 10. или если на входе 16 код ll и на входе 15 (-), то отпираются элементы И 73 или И 74, и элемент И 76, 2() обеспечив срабатывание элементов

ИЛИ 91, 93 и 94, формирующих сигналы на выходах 20 и 19 и запрещающих сигнал на выходе 22. Если же на входе

16 код 11 и на входе 15 (+), то отпираются элемент И 76 и ИЛИ 93, вырабатывая сигнал на выходе 19. В этом случае сигнал на выходе 20 не появляется . По этому же сигналу генератора 62 тактов счетчик 63 устанавливается в 2 .

Третий такт сложения (вычитания) выполняется, если на входе 16 блока

12 управления код ll, а на входе

15 (+). В этом случае по сигналу генератора 62 тактов открываются элементы И 75 и ИЛИ 91, 93, 94 и 95, обеспечивая формирование сигналов на выходах 17, 19, 20, 24 и Запретив сигнал на выходе 22.

Сигнал сдвига по сигналу генера- 40 тора 62 тактов на выходе 22 появляется в том случае, когда несрабатывает ни один из элементов И 75-81.

В этом случае открывается элемент

UE 69, обеспечив прохождение сигнала генератора 62 тактов через. элемент

И 87. Сигнал на выходе 22 перезаписывает содержимое триггера 64 в триггер 65 и сбрасывает счетчик 63 и

Триггер 64 в 0 . Появление сигнала на выходе 22 говорит об окончании текущего цикла.

Ф

Данное устройство обеспечивает обработку десятичной цифры множителя за среднее время, определяемое формулой:

0,3 — вероятность появления цифр 4 5 и 6 треI бующих на следующем цикле прибавления 1/2 — кратного множимого., В известном устройстве среднее время обработки десятичной цифры множителя определяется выражением:

1 =45t (4-2

Сравнение выражений (3) и (4) показывает, что в устройстве достигается повышение быстродействия.

Формула изобретения

1. Множительное устройство, содержащее десятичный сумматор, регистр удвоенного операнда, регистр операнда, информационный выход которого подключен к информационному входу младших десятичных разрядов регистра удвоенного операнда, регистр множителя и блок управления, выход сложения которого. соединен с управляющим о входом сложения десятичного сумматора, выход преобразования блока управления подключен к первому управляющему входу регистра удвоенного операнда, второй управляющий вход которого соединен с выходом управления приемом в регистр удвоенного операнда блока управления, выход управления приемом в регистр операнда которого подсоединен ко входу приема в регистр операнда, выход управления сдвигом блока управления подключен ко входам сдвига десятичного сумматора.и регистра множителя, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в устройство дополнительно введены коммутатор, узел деления на два и узел преобразования цифры, причем выход управления операцией блока управления подключен ко входу управления операцией десятичного сумматора, информационный вход которого соединен с выходом коммутатора, первый информационйый вход которого подсоединен к выходу регистра удвоенного операнда и ко входу узла деления на два, выход которого подключен к информационному входу регистра операнда, выход которого соединен со вторым информационным входом коммутатора, первый и второй управляющие входы которого подключены соответственно к первому и второму выходам управления передачей в сумматор блока управления, первый и второй управляющие входы которого соединены соответственно с первым и вторым управляющими выходами узла преобразования цифры, выход знака которого подключен ко входу знака блока управления, информационный вход которого с весами 1 и 2 подсоединен к двухразрядному с весами

23

24

832554 1 и 2 информационному выходу узла преобразования цифры четырехразрядный информационный вход которого

3111 t t 12t I I I4l t 1IQt 3 соединен с выходом младшего десятичного разряда регистра множителя, управляющий вход которого подключен к выходу прибавления единицы блока управления.

2. Устройство по и. 1, о т л и р а ю щ е е с я тем, что узел преобразования цифры содержит восемь элементов И, пять элементов ИЛИ и три элемента НЕ, причем вход первого элемента НЕ подключен к двоичному разряду с весом 1 информационного входа узла преобразования цифры и к пер- 15 ным входам первого и второго элемен-..îâ И, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, третий вход которого соединен с выходом 2О третьего элемента И, первый вход которого подключен к выходу первого элемента НЕ и к первому входу четвертого элемента И, выход которого подсоединен к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу второго элемента

И, второй вход которого соединен с двоичным разрядом с весом 2 информационного входа узла преобразования цифры, со входом второго элемента НЕ и первым входом пятого элемента И, выход которого подключен к третьему входу второго элемента ИЛИ, а второй вход — ко второму входу первого элемента И и выходу третьего элемента НЕ, вход которого соединен с двоичным разрядом с весом 4 информационного входа узла преобразования цифры, вторым входом третьего элемента И и первым входом шестого эле- 4О мента H,âòoðoé вход которого подключен ко входу второго элемента НЕ,выxcq которого подсоединен к первым входам седьмого и восьмого элементов И, вторые входу которых соединены с пер- yg вым входом шестого элемента И,третий нхоц которого подключен ко нходу первого элемента НЕ, выход которого подсоединен к третьему входу седьмого .-лемента И, выход которого подключен к первому .входу третьего элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И и первым вхо-. дом четвертого элемента ИЛИ, нторой вход которого подключен к третьему входу третьего элемента ИЛИ, второму входу четвертого элемента И и к двоичному разряду с весом 8 информационного входа узла преобразования цифры, выход восьмого элемента И которого соединен с первым входом пя- Щ того элемента ИЛИ, второй вход которого подсоединен к третьему входу перного элемента ИЛИ, выход которого соединен с двоичным разрядом с весом 1 информационного выхода уз- 6Я ла преобразования цифры, двоичный разряд с весом 2 которого подключен к выходу второго элемента ИЛИ, выходы третьего, четвертого и пятого элементов ИЛИ соединены соответственно с выходом знака и первым и вторым управляющими выходами узла преобразования цифры.

3. Устройство по и. 1, o т л и ч а ю щ е е с я тем, что блок управления содержит генератор тактов, двухразрядный двоичный счетчик, три триггера, три элемента НЕ, семнадцать элементов И, шесть элементов ИЛИ и элемент задержки, причем первый и второй выходы первого триггера подсоединены к первому и второму входам второго триггера, третий вход которого соединен с установочным входом двоичного счетчика, счетный вход которого подключен ко входу третьего триггера, выходу генератора тактов и первым входом первого — семнадцатого элементов И, второй вход первого элемента И подключен к выходу 0 дноичного счетчика, выход 1 первого разряда подсоединен ко вторым входам второго-четвертого элементов И, третий вход второго элемента И соединен с первым выходом второго триггера, второй выход ко:oporo подключен ко второму входу пятого элемента И, третий нход которого подсоединен к выходу 0 двоичного счетчика, выход 1 которого соединен со вторым входом шестого элемента И, третий вход которого подсоединен к четвертым входам второго и пятого элементов И, третьим входам третьего и четвертого элементов И,вторым входам седьмого-девятого элементов И и к двоичному разряду веса 2 информационного входа блока управления, разряд веса 1 которого соединен с пятым входом пятого элемента И, шестой вход которого подключен к выходу перного элемента НЕ, вход которого подсоединен ко нходу знака блока управления, четвертому входу третьего элемента И и к третьему входу восьмого элемента И, четнертый вход которого соединен с выходом 0 двоичного счетчика, третьими входами седьмого и девятого элементов И и вторыми входами десятого и одиннадцатого элементов И, третий вход десятого элемента И подсоединен ко второму входу двенадцатого элемента И и ко второму выходу второго триггера, первый выход которого подключен к четвертому входу седьмого элемента И и второму входу тринадцатого элемента И, третий вход которого соединен со вторыми входами четырнадцатого и пятнадцатого элементов И и с третьим входом девятого элемента И, четвертый вход которого подсоединен к четвертому входу четвертого элемента И и к выходу второ26

832554 го элемента НЕ, вход которого соеди- нен с двоичным разрядом веса 1 информационного двухразрядного входа блока управления, с третьим входом одиннадцатого элемента И, четвертым входом тринадцатого элемента

И и третьим входом двенадцатого элемента И, второй вход которого под,ключен к третьему входу четырнадцатого элемента И, выход которого соединен со вторым выходом управления передачей в сумматор блока управления, первый управляющий вход которого подключен к третьему входу пят надцатого элемента И, выход которого соединен с выходом прибавления единицы блока управления, второй управляющий вход которого соединен с третьим входом первого элемента И, выход которо о подключен к первому входу первого триггера, выход третьего триггера соединен со вторым входом ше- 20 стнадцатого элемента И, выход которого подключен к выходу управления приемом в регистр операнда блока управления, выход управления сдвигом которого подсоединен к выходу семнад- 5 цатого элемента И, второму входу первого триггера и установочному входу двоичного счетчика, выход 1 которого соединен с четвертым входом двенадцатого элемента И, пятый вход которого подключен к выходу первого элемента НЕ, первый-четвертый входы первого элемента ИЛИ соединены соответственно с выходом второго-пятого элементов И, а выход — с выходом раз- < решения приема в регистр удвоенного операнда блока управления, выход управления операцией которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого элемента НЕ и девятого элемента

И, первый — пятый входы третьего элемента ИЛИ подключены к выходам пятого-девятого элементов И, первый восьмой входы четвертого элемента ИЛИ соединены соответственно с выходами пятого-двенадцатого элементов И, а выход — через третий элемент НЕ со вторым входом семнадцатого элемента И, первый — четвертый входы пятого элемента ИЛИ соединены соответственно с выходами пятого, шестого, двенадцатого и тринадцатого элементов И, а выход — с первым выходом управления передачей в сумматор блока управления, выход сложения которого соединен с выходом шестого элемента ИЛИ, первый и второй входы которого подключены к выходам пятого элемента ИЛИ и четырнадцатого элемента И, выкод третьего элемента ИЛИ через элемент задержки соединен с выходом преобразования блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 510714, кл. G 06 F 7/52,, 1976, 2. Авторское свидетельство СССР по заявке М 2344731/18-24, кл. G 06 F 7/39, 1976 (прототип).

832554

Составитель В. Кайданов.

Техред С. Мигунова Корректор С. Щомак:

Редактор М. Ликовйч

Заказ 3333/38

Тираж 745 Подписное

ВНИИПИ Государственногс комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

«ф»