Устройство для моделирования цифро-вых об'ектов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСЖ©МУ С НВЛЬСТВУ

Союз Советских

Социалистических

Республик он832558 (61) Дополнительное к авт. сеид-ву— (22) Заявлено 1005.79 (21) 2807608/18-24 с присоединением заявки Ио— (23) Г3риоритет—

Опубликовано 2 305.81. бюллетень 89 19

Дата опубликования описанмя 25.0581 (53)М. Кл.з

G 06 F 15/20

Государственный комитет

СССР но дедам изобретений н открытий (53) УДК 681.ЗЗЗ (088.8) (72) Автор изобретения

В. A. Сечкин (71) Заявитель (54) УСТРОИСТВО ДЛЯ МОДЕЛИРОВАНИЯ ЦИФРОВЫХ

ОБЪЕКТОВ

Изобретение относится к вычислительной технике и может быть использовано для проверки правильности работы проектируемых схем различных объектов цифровой вычислительной тех-з ники и автоматики в процессе их разработки, а также для исследовайия полноты контролирующих тестов, приме- няемых при производственном и эксплу« атационном контроле этих объектов .

Известны устройства для моделиро вания цифровых объектов, содержащие переменную моделирукщую структуру-, матричный коммутатор, блок настройки коммутатора и блок управления f1)„ IS Недостаток устройства - большое количество требуемых коммутационных устроиств непосредственно -в матричном коммутаторе, а такие в блоке настройки коммутатора. 20

Наиболее близким техническим решением к предлагаемому является устройство для моделирования цифровых объектов, содержащее блок переменнои моделирующей структуры, выходы 25 которого .соединены с информационными выходами устройства.и с первой группои входов коммутатора, вторая группа входов которого является информационным входом устройства, н 30 блок памяти, вход и выход которого подключены соответственно к первому выходу и первому входу блока управления, второи и. третий выходы которого. соединены соответственно. с информационным и управлякидим .входами блока переключения, выходы которого подключены к входам регистра:, выходы которого соединены.c входами блока переменной моделирующей структуры, четвертый и пятый выходы блока управления подключены соответственно к управлякщему входу. регистра и к управляющему выходу .устройства, третий вход блока управления соединен с управляющим входом устройства P)

При работе известного.устроиства реализуется программируемый последовательный обмен информацией между выходами и входами .интегральных схем, входящих в блок переменной моделирующей структуры, .в соответствии с таблицей их соединений в моделируемом объекте. При этом соединение. заданного выхода некоторои микросхемы с входами других микросхем задается программно в виде. цепочки команд, где первая команда указывает номер (адрес) данного выхода, а последующие команды — номера (адреса) входов, 832558 с которыми этот выход должен быть соединен.

Недостаток устройства — увеличенныи объем блока памяти за счет наличия первой команды в каждои цепочке команд, хотя по самой процедуре функционирования устройства это диненных между собой входов микросхем моделируемого цифрового объекта в соответствии с состоянием выхода микросхемы, связанного с этими входами, и последующий опрос всех выходов микросхем. с целью обнаружения изменения состояния хотя бы одного из них. Изменение состояния в каждой итерации хотя бы одного из выходов микросхем свидетельствует о том, что процесс установления нового состояния моде20 ли не закончился и необходимо продолжение цикла итераций.

Таким образом, в каждой итерации необходим опрос состояния всех выходов микросхем и сравнение этого состояния с предыдущем состоянием этого же выхода. Вследствие этого адресныи опрос выходов микросхем, используемый в известном устроистве, может быть заменен цикличеСким (последовательным). опросом, что приводит к сокращению длины каждои цепочки команд и, следовательно, к сокращению объема памяти, а также некоторому повышению быстродействия устроиства.

Цель изобретения — уменьшение объема памяти устроиства для моделирования цифровых объектов и повышение быстродействия. 40

Поставленная цель достигается тем, что в устроиство, содержащее блок переменнои моделирующей структуры, выходы которого соединены с информационными выходами устроиства и с первои группой входов коммутатора, вторая группа входов которого является информационным входом устроиства, и блок памяти, вход и выход которого подключены соответственно к первому выходу и первому входу блока управле-50 ния, второй и третин выходы которого соединены соответственно с информацирнным и управляющим входами блока переключения, выходы которого подключены к входам регистра, выходы кото- 55 рого соединены с входами блока переменной моделирующей структуры, четвертый и пятый выходы блока управления подключены соответственно к управляющему входу регистра и к управ- 40 ляющему выходу устроиства, третий вход блока управления соединен с управляющим входом устроиства, введен счетчик, вход и выход которого соединены с шестым выходом блока упявляется излишним. Метод итерации

Зейделя, используемый в известном устроистве для определения логических состояний моделируемого объекта,, предполагает последовательное изме- !О нение состояния на каждои группе соеравления и с управляющим входом коммутатора, соответственно, седьмой выход блока управления подключен к адресному входу блока памяти.

Кроме того, блок управления содержит два триггера, схему сравнения, генератор импульсов, счетчик адреса и регистр команд, первый вход и первый выход которого подключены соответственно к первому входу и геррому выходу блока управления, второй вход и второи выход регистра команд соединены соответственно с первым выходом и с первым входом генератора импульсов, второи выход которого подключен к входу счетчика адреса, второи вход блока управления соединен с входом первого триггера, выход которого подключен к первому входу схемы сравнения, к второму выходу блока управления и к третьему входу регист-. ра команд, третий выход которого соединен с вторым входом схемы сравнения, выход которой подключен к входу второго триггера, выход которого соединен с вторым входом генератора импульсов, третий, четвертый, пятый выходы и третий вход которого подключены соответственно к третьему, четвертому, пятому выходу и третьему входу блока управления, четвертый выход регистра команд соединен с шестым выходом блока управления, выход счетчика адреса подключен к седьмому выходу блока управления.

На фиг. 1 представлена блок".схема устроиства; на фиг. 2 — структура цепочки команд однои строки; на фиг. 3блок управления. устроиство содержит блок 1 переменнои моделирующей структуры, информационные выходы 2, информационный вход 3, коммутатор 4„- счетчик 5, регистр 6, блок 7 переключения, блок 8 управления, блок 9 памяти, управляющий вход 10 и управляющий выход 11 °

Структура цепочки команд устроиства, которая записывается в блок 9, состоит из последовательности команд

12, каждая из которых содержит адресное поле 13 и два дополнительных разряда 14 и 15.

Блок 8 управления состоит из первого триггера 16, схемы 17 сравнения, второго триггера 18, регистра

19 команд, генератора 20 импульсов и счетчика 21 адреса. устройство работает следующим образом.

Перед началом моделирования заданного цифрового объекта в состав блока 1 переменной моделирукнцей структуры включается тот набор интегральных схем, который используется в объекте. Входы и выходы этих интегральных схем соединяются соответственно с выходами регистра 6 и с входами коммутатора 4. В блоке 9 памяти размещается таблица соединений интеграль832558 ных схем, описывающая их реальные связи в объекте. Каждая строка таблицы задает одну электрическую цепь объекта, соединякщую определенный выход некоторои интегральной схемы блока 1 или внешний вход объекта (один из входов 3 устроиства) со всеми выходами интегральных схем блока

1, являющимися нагрузкой этого выхода или внешнего входа. Каждая такая строка представляется цепочкои команд (фиг. 2). В последний команде цепочки в разряде 14 записывается "1", что является признаком конца цепочки команд, в остальных разрядах цепочки в разряде 14 записывается "0". дополнительный разряд 15 команды предназна- 15 чен для указания предыдущего состо яния ("1" или "0" ) источника сигнала, т. е. выхода микросхемы или внешнего входа устройства, к которому относится данная цепочка команд. Содер-20 димое дополнительного разряда 15 используется только при обработке первои команды цепочки и имеет смысл, следовательно, при наличии "0" в разряде 14. Сочетание 10 ("1" в разряде

14 и "0" в разряде 15) используется для указания последней команды цепочки, а сочетание 11 — для указания последней команды последней цепочки.

В адресном поле 13 каждой команды Ука-ЗО зывается адрес приемника сигнала (входа микросхемы). Для каждой цепочки адрес источника сигнала определяется содержимым счетчика 5.

Вычисление логических состояний моделируемого объекта осуществляется в каждом такте t для прикладываемой ко входам 3 последовательности тес товых сигналов. устроиство предназначено для использования совместно с внешними, по 40 отношению к нему, средствами управленияя j например, ЭВМ), обес печив ающими автоматизацию процесса исследования моделируемого объекта. При этом внешнее оборУдование обеспечивает 4g приложение текстов к входу 3 устройства, а также снятие и анализ выходных последовательностей — реакций модели на эти тесты с выхода 2 устройства. Вход 10 и выход 11 слУжат для внешней синхронизации устройств а от ЭВМ.

После установки на входе 3 набора сигналов, соответствукщих такту

ЭВМ задает на входе 10 сигнал, разрешающии начало процесса вычисления состояния модели в этом такте. По этому сигналу запускается генератор

20 импульсов, который синхронизирует временную последовательность работы устройства. d0

Счетчик 5 в начале каждого такта находится в нулевом состоянии, при этом на выход коммутатора 4 поступает сигнал с первого источника сигнала. 65 цикл операций, соответствукщих первои итерации моделирования. объекта, в такте t начинается с чтения первой команды первой цепочки команд.

Считанная команда поступает в,регистр команд 19.

Сигнал с выхода коммутатора 4 поступает на первый триггер 16 и сравнивается в схеме сравнения 17 с содержимым разряда 15 команды. Есяи имеет место несравнение, то этот факт фиксируется вторьи триггером 18. Кроме того, в даннои команде на регистре 19 команд инвертируется значение разряда 15 и модифицированная команда вновь записывается в блок 9 памяти.

Адресное поле команды воздействует на управлякщий вход блока 7 переключения разрядов, с помощью которого состояние триггера 16 передается в соответствующий разряд регистра б,соединенный со входом определенной микросхемы. Номер входа задается адресньм полем команды. В соответствии с новым состоянием входа микросхема изменяет свое внутреннее состояние и/или выходные сигналы. Аналогично производится выборка последующих команд первои цепочки и изменение состояния остальных входов интегральных схем, связанных с данным источником сигнала. При этом разряды 14 и 15 команды равны "0". После выполнения последней ксманды цепочки (разряд 14 равен "1", разряд 15 — ".0") содержимое источника 5 увеличивается на "1" и на выход коммутатора 4 поступает сигнал от второго источника сигнала.

Затем выбираются следукщие цепочки команд. По окончании последней цепочки (разряды 14 и 15 равны "1") цикл операций устройства, относящийся к первой итерации моделирования объекта, в такте t заканчивается. Счетчик 5 сбрасывается в исходное состояние.

Если в процессе итерации оказалось, что хотя бы один из выходов интегральных схем изменил свое состояние по сравнению с состоянием в предыдущей итерации (т. е. произошло несравнение текущего состояния выхода с предыдущим состоянием, указанным в дополнительном разряде 15 команды, соответ-, ствукщей даннсму выходу), блок 8 управления начинает. новый цикл работы, соответствующий следующей итерации.

Если же ни один выход ни одной интегральнои схемы не изменился (что означает, что.процесс установления нового состояния модели в такте завершился), то блок управления формирует сигнал на выходе 11,.свидетельствующий об окончании. моделирования в такте с, и останавливает работу до получения нового сигнала начала такта

+ 1 на входе 10.

832558

Устроиство работает аналогично во всех тактах t >.1. Отличие только в цикле первой итерации такта t 1 состоит в том„ что блок 8 управления принудительно формирует сигнал несравнения для всех выходов интегральных схем, что позволяет сформировать в разрядах 15 первых команд всех цепочек значения, соответствующие исходному состоянию модели, Таким образом, благодаря. введению новых злементов и связей уменьшается: 1О объем блока памяти и .увеличивается быстродействие устройства.

Формула изобретения 15

1. Устройство для моделирования цифровых объектов, содержащее блок переменной моделирукщей структуры, выходы которого соединены с информационными выходами устройства и с первой группой входов коммутатора, вто-. рая группа входов которого является информвщионным входом устройства, и блок памяти, вход и выход которого подключены соответственно к первому выходу и первому входу блока управления, второй и третий выходЫ которого соединены соответственно с информационныи и управляннцим входами блока переключения, выходы кото ого под-30 ключены к входам регистра, выходы которого соединены с входами блока переменной моделируннцей структуры, четвертый и пятый выходы блока уцравления подключены соответственно к уп- 35 равляницему входу регистра и к управлякнцему выходу устройства, третий вход блока управления соединен с управлякщим, входом устройства, о т— л и ч а ю щ е е с я тем, что, с це- 4О

Лью сокращения объема памяти и повышения быстродействия, в него введен счетчик, вход и выход которого соединены с шестым выходом блока управления, и с управляющим входом коммутатора, соответственно, седьмой выход блока управления подключен к адресному входу блока памяти, 2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит два триггера, схему сравнения, генератор импульсов, счетчик адреса и регистр команд, первый вход и первый выхсд которого подключены соответственно к первому входу и первому выходу блока управления, второй вход и второй выход регистра команд соединены соответственно с первым выходом и с первым входом генератора импульсов, второй выход которого подключен к входу счетчика адреса, второй вход блока управления соединен с входом первого триггера, вход которого подключен к первому входу схемы сравнения, к второМУ выходу блока управления и к третьему входу регистра команд, третий выход которого соединен с вторым входом схемы сравнения; выход которой подключен к входу второго триггера, выход которого соединен с вторым входом генератора импульсов, третий, четвертый, пятый выходы и третий вход которого подключены соответственно к третьему, четвертому, пятому выхо- . ду и третьему входу блока управления, четвертый выход регистра команд соединен с шестым выходом блока управле-, ния,.выход счетчика адреса подключен к седьмому выходу блока управления. источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 454547, кл. G 06 F 7/00, 1975.

2. Авторское свидетельство СССР

Ф 610114, кл. G 06 F 15/20, 1976 (прототип) .

832558

Фиг. 1

t2 (2

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР, по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 3420/45

Филиал ППП "Патент", г. ужгород, ул. Проектная, 4

Составитель А, Яицков

Редактор И. Ликович Техред Н. Майорош Корректор В. Синицкая