Устройство для сравнения чисел

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6t) Дополнительное к авт. саид-ву— (22) Заявлено - 60979 (2! ) 2820135/.".8-24 (51) М. КЛ.

G 06 F 7/04 с присоединением заявки М (23) Приоритет

Государственный комитет

СССР по делам изобретений н открытий

Опубликовано 23.0681. Бюллетень Н9 23

Дата опубликования описания 230681 (53) УДК 681. 328. ° .э 088.8) (72) Авторы изобретения

В.A. Телековец и З.М. Алексеенко

1 (71) Заявитель

Таганрогский радиотехнический институт им. В.Д. Калмыкова (54 ) УСТРОИСТВО ДЛЯ СРАВНЕНИЯ ЧИСЕЛ

Изобретение относится к автоматике и вычислительной технике и может быть применено в цифровых вычислительных машинах и устройствах дискретной автоматики, работающих в избыточной системе счисления.

Известно устройство для сравнения чисел, содержащее блок вычитания, сумматор, триггеры, элементы И, коммутаторы, сумматор по модулю два, узел управления )1) .

Недостатком этого устройства является невозможность сравнения чисел, представленных избыточных кодом. Наиболее близким техническим решением к предлагаемому является устройство для сравнения чисел, содержащее блок вычитания, сумматор, -два элемента И, сумматор по модулю два, триггеры, коммутаторы, узел управления, в котором входы блока вычитания соединены с шинами операндов, а его прямой и инверсный выходы старшего разряда подключены ко входам первого и второго элементов И соответственно и к информационным входам первого триггера, выходы которого соединены с одним из входов первого и второго элементов И н с управляющими входами первого коммутатора, информационные входы KoTopOro подключены к шинам операндов, а выходы к одним из входов сумматора, другие входы которого соединены с выходами второго коммутатора, информационные входы которого подключены к выходам блока вычитания, а управляющие входы — к выходам первого и второго элементов И, один из входов которых соединен с выходом второго триггера и со входом узла управления, другие входы которого подключены к шинам управления и шинам тай товых сигналов, а выходы — ко входам блока вычи15 тания, выходы второго и третьего разрядов которого соединены со входами сумматора по модулю два, управляющий вход которого подключен к шине тактовых сигналов, а выход — ко входу

20 второго триггера 12 .

Недостатком известного устройств является недостаточное быстродействие, так как каждый цикл сравнения чисел содержит три такта работы устройства.

Цель изОбретения — увеличение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для сравнения

30 чисел, содержащее триггеры, элементы

840890

И, сумматор, коммутатор, блок вычитания, входы которого, соединены с входными шинами операндов, первый и второй выходы которого подключены к первому и второму входам коммутатора и, к первым входам первого и второго элементов И соответственно, инверсные выходы первого и второго триггеров соединены со вторыми входами второго и первого элементов И соответственно, первый и второй выходы комму татора подключены к первому и второму входам сумматора, выходы которого соединены с выходными шинами большего и меньшего чисел введены третий элемент И и регистры сдвига, причем выходы первого и второго элементов

И соединены со счетными входами первого и второго триггеров соответственно, инверсные выходы которых подключены ко входам третьего элемента

И, прямые выходы первого и второго 20 триггеров соединены с третьим и четвертым входами коммутатора, управляющие входы которого подключены к управляющим шинам, первая и вторая шины первого операнда соединены со входами первого и второго регистров сдвига соответственно, выходы которых подключены к третьему и четвертому входам сумматора.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит блок 1 вычитания, сумматор 2, коммутатор 3, триггеры 4 и 5, элементы И б, 7, 8, регистры 9 и 10 сдвига, шины 11 и 12 первого операнда, шины 13 и 14 второго операнда, управляющие шины 15 и 16, выходные шины 17 и 18 разнос,ти, выходную шину 19 сигнала А ) В, выходную шину 20 сигнала А = В, выход-40 ную шину 21 сигнала А< B и выходные шины 22 и 23 большего или меньшего чисел.

Устройство работает следующим образом. 45

Код первого операнда А и код второго операнда В поступают поразрядно на шины 11 -14 одновременно, т.е. в

- каждый такт работы устройства на шины поступают разряды первого и .вто- 5О рого операндов с одинаковыми весами:

В исходном состоянии блок вычитания

1, сумматор 2, регистры 9 и 10 сдвига и триггеры 4 и 5 установлены в нулевое состояние. Если необходимо определить максимальное из чисел, то на управляющую шину 15 поступает сигнал, который подается на управляющий вход коммутатора 3. Этот сигнал сохраняет свое значение до окончания работы устройства. Если необходимо Щ определить минимальное из чисел, то сигнал поступает на шину 16.

В каждом такте сравнения на шины

11 и 13 поступают положительные значения очередных разрядов, начиная со старшего n-ro разряда, операндов

A и В, а на шины 12 и 14 — отрицательные значения. Блок вычитания 1 производит вычисление разности А — В путем последовательного суммирования в избыточной двоичной системе счисления операнда 4 и взятого с обратным знаком операнда В. На выходах блока вычитания образуется последовательный избыточный код разности

A — В, положительные значения которой подаются на выходную шину 17 устройства и на первый вход элемента

И б, а отрицательные значения подаются на выходную шину 18 устройства и на первый вход элемента И 7. Если операнд A больше операнда В, то первая значащая единица разности с положительного выхода блока вычитания

1 проходит через элемент И б и перебрасывает триггер 4 в единичное состояние. С выхода триггера 4 сигнал

A > В поступает на выходную шину 19 устройства и на один из управляющих входов коммутатора 3. Если.же операнд

А меньше операнда В, то первая эначащая единица разности с отрицательного выхода блока 1 вычитания проходит через элемент И 7 и перебрасывает в единичное состояние триггера 5, с выхода которого сигнал А (В поступает на выходную шину 21 устройства и на второй управляющий вход коммутатора 3. Одновременно сигналы с инверсных выходов триггера 4 или 5 запирают.входы элементов H 7 и б соответственно. При равенстве операндов по окончании цикла сравнения с выхода элемента И 8 снимается сигнал

A = В, который подается на выходную шину 20 устройства.

При выделении максимального иэ сравниваемых чисел, присутствует сигнал на управляющей шине 15 и отсутствует сигнал на управляющей шине 16. При A (В коммутатор 3 подает на первый положительный и на первый отрицательный входы сумматора 2 соответственно отрицательное и положительное значение разности А — В с выходов блока 1 вычитания. На вторые положительный и отрицательный входы сумматора 2 через регистры сдвига

9 и 10 подаются соответственно положительное и отрицательное значения первого операнда A с входных шин 11 и 12. Сумматор 2 производит сложение операнда А с разностью A — В в избыточной двоичной системе счисления и выдает на шины 22 и 23 последовательно разряд за разрядом, начиная со старшего разряда, значение большего операнда, т.е. значение второго операнда В. Регистры 9 и 10 сдвига служат для компенсации временной задержки блока 1 вычитания, т,е; согласования весов разрядов операнда A и разности A — В. При А> В или А = В коммутатор 3 не выдает значения раз840890

25

jj

12

f3

jy каэ 4767/72

Подписное ности A - -В в сумматор 3, на выходах которого получаем при этом значение большего из операндов A.

При выделении меньшего из сравнив,аемых чисел присутствует сигнал на управляющей шине 16 и коммутатор 3 выдает в сумматор 2 значения разности A — - В с выходов блока 1 вычитания только при А ъ В. На выходах сумматора 2 при этом получаем последовательный избыточный код меньшего из операндов.

Таким образом ввод операндов A и .В и вывод результатов сравнения производится одновременно, последовательно разряд за разрядом, начиная со старшего. Сравнение каждого разряда сравниваемых операндов осуществляется за .один такт, т.е. быстродействие устройства повышено.

Формула изобретения

Устройство для сравнения чисел, содержащее триггеры, элементы И, сумматор, коммутатор, блок вычитания, вкоды которого соединены с входныМи шинами операндов, а первый и второй выходы которого подключены к первому и второму входам коммутатора и к первым входам первого и второго элементов И соответственно, инверсные выходы первого и второго триггеров соединены со вторыми входами второго и первого элементов И соответственно, первый и второй выходы коммутатора подключены к первому и второму входам сумматора, выходы которого соединены с выходными шинами боЛьшего и меньшего чисел, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены третий элемент И и регистры сдвига, причем выходы первого и второго элементов И соединены со счетными входами первого.и второго триггеров соответственно, инверсные выходы которых подключены ко входам третьего элемента И, прямые выходы первого и второго триггеров соединены с третьим и четвертым входами коммутатора, управляющие входы которого подключены к управляющим шинам, первая и вторая шины первого операнда соединены со входами первого и второго регистров сдвига соответственно, выходы которых подключены к третьему и четвертому входам сумматора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 446055, кл. G 06 F 7/04, 1973, 2. Авторское свидетельство СССР

Р 602940, кл. G 06 F 7/04, 1978. (прототип).

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4