Вычислительный узел цифровой сеточ-ной модели для решения дифференциаль-ных уравнений b частных производных

 

Союз Советски к

Социалистически к

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< 840920 (61) Дополнительное к авт. саид-sy (22)Заявлено 24.01.79 (21) 2717710/18-24 (51)М. Кл.

G 06 F 15/328 с присоединением заявки Ж вбсударртввнный комнтет (23) Приоритет (53) УДК681.325..5 (088.8) Опубликовано 23 ° 06 ° 81 Бюллетень Ж 23 но делам нзобретеннй н открытий

Дата опубликования описания 30.06.81 (72) Авторы изобретения

Е.А.Башков, В.П.Боюн; С.N.Âoðîíîé, Л.Г.

Донецкий ордена Трудового Красного Знам институт и ордена Ленина институт кибер (71 Заявители

АН Украинской CCP (54) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ СЕТОЧНОЙ

МОДЕЛИ ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ

УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ

Изобретение относится к вычислительной технике и может быть использовано при построении устройств для решения задач математической физики описываемых уравнениями в част1

5 ных производных.

Известен вычислительный узел цифровой сетки, содержащий процессор, выполняющий последовательно разряд за разрядом, арифметические и логические операции и два блока памяти, емкостью по 2048 единиц каждый 11.

Недостатком его является большое количество оборудования, поскольку каждый вычислительный узел представляет собой универсальную вычислительную машину, программно настраиваемую на выполнение требуемой последовательности действий, и низкое быстродействие вследствие последо- вательного способа обработки информации.

Известен также вычислительный узел цифровой сетки, содержимым многовходовои сумматор, регистр сдвига, элемент И, группу элементов И и блок умножения Г2) .

Недостатком известного узла является то, что он не может быть непосредственно применен для решения дифференциальных уравнений в частных

r производных с переменными коэффициентами.

Наиболее близким по технической сущности к предлагаемому является вычислительный узел цифровой сетки, содержащий многовходовой сумматор, регистр сдвига, элемент И, группу элементов И, входы сумматора соединены с входами узла, выход сумматора соединен с последовательным входом регистра сдвига, последовательный выход регистра сдвига соединен с первым входом элемента И, параллельные выходы регистра соедннены с первыми входами группы элементов И, выход элемента И соединен с последователвным выходом узла, УПравляющие входы

840920

30 регистра и элементов И соединены с управляющими входами узла Г31.

Однако известный узел не предназначен для непосредственного решения дифференциальных уравнений с

5 переменнымии коэфАициентами. Использование этого узла для решения такого класса задач требует применения двухступенчатых итерационных метоДОВ» СУТЬ КОТОРЫХ СОСТОИТ В ТОМ» ЧТО решение исходной дифференциальной задачи с переменными коэффициентами сводится к многократному решению соответствующих более пРостых дифАеренциальных задач с постоянными коэф- 15 фициентами. Время решения задачи при этом существенно увеличивается.

Цель изобретения — повышение производительности при решении уравнений

20 с переменными коэффициентами.

Поставленная цель достигается тем, что вычислительный узел цифровой сеточной модели для решения дифференциальных уравнений в частншх

25 производных, содержащий сумматор, регистр сдвига, элемент И, группу элементов И, выходы которых являются группой выходов узла, последовательный выход регистра сдвига соединен с входом элемента И, выход которого является выходом узла, тактоввЬ входы группы элементов И, элементы И соединены соответственно с тактовыми входами узла введены запомина» 35 ющие устройство, два коммутатора и регистр коэффициента, вход которого является информационным входом узла, адресный вход запоминающего устройства соединен с выходом первого коммутатора, первая и вторая группы входов которого являются соответственно первой и второй группами входов узла, выход запоминающего устройства соединен с первым входом сум-45 матора, первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и к выходу регистра коэффициента, выход второго коммутатора соединен с входом ре50 гистра сдвига, выход которого соединен с вторым входом сумматора и с инАормационным входом запоминающего устройства, входы элементов И группы соеденены соответственно с выходами регистра сдвига, тактовые входы запоминающего устройства, коммутаторов и регистра сдвига соединены соответственно с тактовыми входами узла. ф

На чертеже представлена схема предлагаемого устройства.

Оно содержит запоминающее уетройство 1, сумматор 2, коммутатор 3, регистр 4 сдвига, группу элементов

И 5» коммутатор 6 с группами входов

7 и 8, регистр 9 коэффициента с инАормационным входом 10, выходы 11 узла, элемент И 12» выход 13 узла, тактовые входы 14-23 узла.

Рассматриваемый узел предназначен для реализации зависимости 1 ""= . Р. Ь..О® . С„о!". .а..0

13 1d М,$ 1,) (1+4),) 1,) 1))-1 1,Д 1 )4.1 1,3 к которои сводится решение дифферен циальных уравнений с переменными коэфАициентами методом простой итераI ции, где i, j — индексы строки и столб. ца сеточной области; а . Ь . C; д.

» 1j» 1 » л»

И (1 - соответственно приведенные

l коэффициенты и правая Часть разностных уравнений; 0, Ь 0"" 0

tH,,5» t-4,Л» >1-1 10+1 значения исконной Аункции в соседних узлах на предыдущей итерации; UI, новое приближение решения.

Вычисление последующего приближения решения состоит из двух этапов в общем случае. На первом этапе в запоминающее ;стройство узла заносится сочетание сумм коэАфициентов по

О, 1, 2, 3, 4 членов. При этом соответствие между адресами ячеек запоминающего устройства и их содержимым устанавливается зависимостью

С(С1 1 + 2t; j + d 1 j d-0 a t, j

rqePcL eL> at„+- двоичный адрес ячейки запоминающего устройства. При занесении информации в запоминающее устройство используются входы 8 для задания адреса запоминающего устройства узла и вход 10 для задания коэффициентов узла. Коэффициент заносится в регистр 9 коэффициента и по управляющему сигналу на тактовом входе 15 второго коммутатора 3 передается параллельным кодом в регистр

4 сдвига. На входы 8 узла подается адрес 0001, который коммутатором 6 подключается к адресному входу запо-. минающего устройства 1. На вход 14 подается сигнал записи в запоминающее устройство и коэфАициент А поФ 1Я мещается в первую ячейку запомина840920 ющего устройства. В нулевой ячейке постоянно хранится код нуля. Далее выполняется два цикла формирования содержимого второй и третьей ячеек запоминающего устройства.

40 и регистр 9 заносится коэффициент

С который по управляющему сигна1 У лу на входе 15 через коммутатор 3 передается в регистр 4. На входы 8 узла подается адрес 0000, который коммутатором 6 по управляющему сигналу на входе 18 узла подключается к адресному входу запоминающего устройства 1. На вход 14 узла подается сигнал, чтение запоминающего устройства и коэффициент суммируется на сумматоре 2 с содержимым нулевой ячейки запоминающего устройства. Ðåзультат суммирования по управляющему сигналу на входе 16 узла через коммутатор 3 принимается в регистр

4 по сигналу на входе 19 узла. После этого на входе 8 узла подается адрес 0010, который коммутатором 6

25 по сигналу на входе 18 подключается к адресному входу запоминающего устройства, на вход 14 узла подается сигнал записи в запоминающее устройство и содержимое старших разрядов регистра 4 помещается во вторую ячейку запоминающего устройства. В результате следуюцего цикла вновь происходит занесение коэффициента С„ в регистр 4 через коммутатор 3, чтение

35 из первой ячейки запоминающего устройства коэФФициента с .„,, суммирование на сумматоре 2 содержимого регистра 4 с данными запоминающего устройства, запоминание результата суммирования на регистре 4 .сдвига и запись по адресу 0011 суммы в запоминающее устройство. Далее в регистр 9 заносится коэффициент Ь„

1- д и в течение последующих четырех цйклов: занесение коэффициента в регистр 4, чтение из запоминающего устройства, суммирование, запись в запоминающее устройство формируется содержимое ячеек 4-7 запоминающего устройства. При этом на входе 9 адреса должны подаваться в следующей последовательности: 0000, 0100, 0001, -0101, 0010, 0110, 0011, 0111. После этого в регистр 9 заносится коэффи" циент а и в течение 8 последующих

h j циклов формируется содержимое ячеек

8-15. Адреса на вход запоминающего устройства подаются в такой последовательности: 0000, 1000, 0001, 1001, 0110у 1110, 0111, 1111. По окон-. чании формирования содержимого запоминающего устройства в регистр 9 заносится значение

119

Н а втором этапе осуществляется вычи сл ение нового приближения решения .

По сигналу на входе 2 1 старшие р азряды регистра 4 устанавливаются в ноль . Далее устройство работает по следующему циклическому алгоритму .

На входы узла 7 подается п о следов ательный код значений искомой функции на предыдущей итерации младши- ми разрядами вперед . Каждый разряд этих значений через коммутатор 6 и о управляющему сигналу на входе

1 7 узла подается на адресный вход запоминающего устройства . На вход

1 4 подается сигнал чтения з апоминающе го устройства . Из ячейки запомни ающего устройства, адрес которой определяется кодом, выбирается очер едное, ранее подготовленное, ч ас тич. н о е произведение, которое на сумматоре 2 складывается с содержащий старших разрядов регистра 4 сдвига .

По сигналу, подаваемому на вход 1 6, сумма с выходов сумматора 2 принимается в старшие разряды регистра 4 по сигналу на входе 1 9 . Под упр авлением сигнала, поступающему на вход

20, осуществляется . сдвиг содержимого регистра 4 на один разряд вправо .

Код значения искомой функции, на предыдущей итерации, хранящийся в младших разрядах регистра 4 сдвига выдается на выход 1 3 узла через элемент

И 1 2, который открывается сигналом, поступающим на вход 2 2 . После прохождения п — тактов работы, где п — р азрядность U. :, в регистре 4 получается

14 очередное приближение искомой функции. В течение последующих m+2 тактов (m — разрядность коэффициентов) старшие разряды найденного значения искомой функции сдвигаются в младшие разряды регистра 4 сдвига при этом элемент И 12 закрыт.

Последующие итерации осуществляются аналогично и когда решение получено, на вход 23 поступает сигнал, ° который открывает группу элементов

И 5, через которую результат выдается из младших разрядов регистра сдвига на группу выходов 11 узла.

Предлагаемое изобретение позволяет повысить производительность при

840920 коэфФормула изобретения

7 решении уравнений с переменными фициентами.

Вычислительный узел цифровой сеточной модели для решения дифференциальных уравнений в частных производных, содержащий сумматор, регистр сдвига, tO элемент И, группу элементов И, выходы которых являются группой выходов узла, последовательный выход регистра сдвига соединен с входом элемента

И выход которого является выходом И узла, тактовые входы группы элементов И, элементы И соединены соответственно с тактовыми входами узла, отличающийся тем, что, с целью повышения производительности 20 при решении уравнений с переменными коэффициентами, в него введены запоминающее устройство,два коммутатора и регистр коэффициента, вход которого явля.ется информационным входом узла, адрес- ный вход запоминающего устройства соединен с выходом первого коммутато- ра, первая и вторая группы входов которого является соответственно первой и второй группами входов узла, выход запоминающего устройства соединен с первым входом сумматора, первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и к выходу регистра коэффициента, выход второго коммутатора соединен .с входом регистра сдвига, выход которого соединен с вторым входом сумматора и с информационным входом запоминающего устройства, входы элементов И группы соединены соответственно с выходами регистра сдвига, тактовые входы запоминающего устройства, коммутаторов и регистра сдвига соединены соответственно с тактовыми входами узла.. Источники информации, принятые во внимание при экспертизе

1. Евреинов Э.В., Косарев Ю.Г.

Однородные вычислительные системы высокой производительности. Новосибирск, e Hàóêà", 1968, с. 38-41.

2. Авторское свидетельство СССР

У 608165, кл. G 06 F 15/32, 1975.

3. Авторское свидетельство СССР

Ф 546891, кл. G 06 F 15/34, 1975 (прототип). аказ 4768/73

5 Подписное

ППП "Патент", од, ул. Проектная,4