Вычислительный узел цифровой сеточной модели для решения дифференциальных уравнений в частных производных

 

Союз Советскик

Социалистических

Республик

ОП ИСАНИЕ

ИЗОВЕИтИНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 894717 (6l ) Дополнительное к авт. свид-ву(22) Заявлено 030380 (21) 2889990/18-24 с присоединением заявки М (23) Приоритет (51)М. Кл..

6 06 F 15/328

)Ьвудаустааей капает

CCCP ао Аваам «зобретеиий и открытий

Опубликовано 30.1231 ° Бюллетень Ля 48 (53) УДК 681. 325.

5(088.8) Дата опубликования описания 30.1281

Е.А. Башков, В.П. Боюн, С.М. Вороной и (72) Авторы изобретения

Донецкий ордена Трудового Красного Зна политехнический институт и ордена Лени институт кибернетики АН Украинской CCP (71) Заявители (54) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ СЕТОЧНОЙ

МОДЕЛИ ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ

УРАВНЕНИЙ В ЧАСТНЫХ

ПРОИЗВОДНЫХ

Изобретение относится к вычислительной технике и может быть использовано при построении устройств для решения задач математической физики, описываемых уравнениями в частных производных.

Известен вычислительный узел цифровой сетки, содержащий многовходовый сумматор, регистр сдвига, элемент И и группу элементов И (1 1.

Недостатком узла является то, что он не может быть непосредственно применен для решения дифференциальных уравнений с переменными коэффициентами.

Наиболее близок к предлагаемому по технической cyv,íoñòè и достигаемому эффекту вычислительный узел цифровой сетки, которыи содержит запоминающее устройство, коммутаторы, сумматор, регистр сдвига, регистр коэффициента, элемент И и группу элементов И, причем выходы группы элементов И являются группой выходов узла, последовательный выход регистра сдвига соединен со входом эле1 мента И, выход которого является выходом узла, вход регистра коэффициента является информационным входом узла, адресный вход запоминающего устройства соединен с выходом первого коммутатора, первая и вторая группы входов которого являются соответственно первои и второй группами входов узла, выход запоминающего устройства соединен с первым входом сумматора первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и

15 выходу регистра .коэффициента, выход второго коммутатора соединен со входами регистра сдвига, выход которого соединен со вторым входом сумматора и информационным входом запоминающего устройства, входы элементов И группы соединены с выходами регистра сдвига, управляющие входы элемента И, группы элементов И, за894717

4 поминающего устройства, коммутаторов и регистра сдвига соединены с управляющими входами узла (2).

Недостатком известного узла является то, что он предназначен для решения дифференциальных уравнеНий с переменными коэффициентами только при положительных значениях искомых приближений решения. Решение задач, для которых решение принимает отрицательные значения на данном узле невозможно.

Цель изобретения - расширение класса решаемых задач.

Поставленная цель достигается ,тем, что в вычислительный узел цифровой сеточной модели для решения дифференциальных уравнений в частных производных, содержащий запоминающее устройство, адресный вход которого соединен с выходом первого коммутатора, первая и вторая группы входов которого являются соответственно первой и второй группами входов узла. первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и выходу регистра коэффициента, вход которого является информационным входом узла, выход второго коммутатора соединен со входом регистра сдвига, группа выходов которого подключена к информаци0HHblM входам элементов И первой группы, выходы которых являются группой выходов узла, первый элемент И, уп. равляющие входы элементов И первой группы, первые входы первого элемента И и запоминающего устройства, а также группы входов регистра сдвига и второго коммутатора и третья группа входов первого коммутатора соединены с соответствующими управляющими входами узла, введены регистр знаков соседних неизвестных, запоминающее устройство кодов коррекции, третий и четвертый коммутаторы, сумматор коррекции, преобразователь дополнительного кода в прямой, второй элемент И, . вторая группа элементов И и элемент

ИЛИ, выход которого является информационным выходом узла, вход регистра зйаков соседних неизвестных соединен с первой группой входов узла, выходы регистра знаков соседних неизвестных и первого коммутатора.подключены соответственно к первому и второму входам элементов И второй группы, группа в; ходов которой соединена с группой адресных входов запоминающего устройства кодов коррекции, группа выходов которого подключена к первой группе входов сумматора коррекции, группа выходов которого соединена с первой группой входов третьего коммутатора, группа выходов которого подключена к первой группе входов сумматора, прямые и инверсные выходы разрядов регистра сдвига соединены соответственно с первой и второй группами входов четвертого коммутатора, группа выходов которого подключена ко второй группе входов сумматора, а также к информационным входам запоминающего устройства и запоминающего устройства кодов коррекции, группа выходов запоминающего устройства соединена со вторыми группами входов третьего коммутатора и сумматора коррекции, знаковый разряд группы младших разрядов регистра сдвига подключен к первым входам преобразователя дополнительного кода в прямой и второго элемента И, выход которого соединен с первым входом элемента ИЛИ, выход регистра сдвига подключен ко второму входу преобразователя дополнительного кода, вь1ход которого соединен со вторым входом первого элемента И, выход которого подключен ко второму входу элемента ИЛИ, группа управляющих входов запоминающего устройства кодов коррекции, третьи группы входов сумматора коррекции, третьего и чет35 вертого коммутаторов и второй вход второго элемента И соединены с соответствующими управляющими входами узла.

На фиг. 1 изображена блок-схема о устройства; на фиг. 2 - один разряд коммутатора; На фиг. 3 - группа элементов И.

В состав вычислительного узла входят запоминающее устройство 1, запоминающее устройство 2 кодов коррек45 ции, сумматор 3 коррекции, сумматор

4, коммутаторы 5-8, регистр 9 коэффициентов, регистр 10 знаков соседних неизвестных, регистр 11 сдвига, группы 12 и 13 элементов И, преобразователь 14 дополнительного кода в прямой, элементы И 15 и 16, элемент

ИЛИ 17, информационные входы 18-20, последовательный информационный выход 21 узла, параллельные ияформа55 ционные выходы 22 узла, управляющие входы 23-42 узла.

Адресный вход запоминающего устрой. ства 1 соединен с выходом коммута5 89471 тора 5, первая группа входов которого соединена с информационными входами 18 узла, вторая группа входов соединена с информационными входами

19 узла. Адресный вход запоминающего устройства 2 кодов коррекции соединен с выходами группы 12 элементов

И, первые и вторые входы которых соединены соответственно с выходами коммутатора 5 и регистра 10. знаков 1в соседних неизвестных, соединенного входами с информационным входом 18 узла. Информационный выход запоминающего устройства 1 соединен с первой группой входов коммутатора 6 и сум- 5 матора 3 коррекции, вторая группа входов и выходы которого соединены соответственно с выходом запоминающего устройства 2 кодов коррекции и второй группой входов коммутатора 6. м

Выход коммутатора 6 соединен с первой группой входов сумматора 4.

Вторая группа .входов сумматора 4 соединена с выходами четвертого коммутатора 8. Выход сумматора 4 сое- а динен с первыми входами коммутатора

7, вторая группа входов которого соединена с выходом регистра 9 коэффициентов. Вход регистра 9 коэффициентов соединен с информационным входом

20 узла. Выход коммутатора 7 соединен со входом регистра 11 сдвига.

Прямые и инверсные выходы регистра сдвига соединены со входами коммутатора 8. Выход коммутатора 8 соединен с информационными входами запоминающих устройств 1 и 2. Вторая группа выходов регистра 11 сдвига соединена с пер«выми входами группы !3 элементов N.

Выходы группы 13 элементов И соединены с параллельными информационными вмходами 22 узла. Последовательный выход регистра 11 сдвига соединен со входом преобразователя 14 дополнительного кода в прямой, выход которого соединен со входом элемента

И 15. Выход знакового разряда группы младших разрядов регистра 11 сдвига соединен со входом элемента И 16 и преобразователя 14 кода. Выходы элементов И 15 и 16 соединены со входами элемента ИЛИ 17, выход которого соединен с последовательным выходом

21 узла. Управляющие входы регистров, коммутаторов, элементов И,запоминающих

5S устройств и сумматора 3 соединены с соответствующими управляющими входами узла.

Пердлагаемый узел цифровой сетки позволяет вычислять приближение к

4 решению в узле сеточной области по соотношению (K at) <к)

01,3 = а1;Ц А1 +Ь,l U1+45 где i, j — индексы строки и столбца сеточной области б,t< >, соответственно приведенl } с,d, и - ные коэффициенты и правая часть разностных (к1 (к) уравнен

Ц,i U<+<, значения искомого решеUl"1.,U," . ния в соседних узлах сеточной области на предыдущей итерации;

Ug - новое приближение реше 1 ния в узле i,j.

Величины U 0„, U<+< g, А 1

U„-" 1 Ц„° < могут принимать как положительйые так и отрицательные значения и представляются и -разрядным дополнительным кодом.

Устройство работает следующим образом.

Вычисление последующего приближения решения состоит в общем случае из двух этапов.

На первом этапе в запоминающее устройство 1 заносятся сочетания сумм коэффициентов по О, 1, 2, 3, 4 членов. В запоминающее устройство

2 кодов коррекции заносятся удвоенные значения соответствующих сочетаний сумм коэффициентов по О, 1, 2, 3, 4 членов с противоположным знаком.

При этом соответствие между адресами ячеек запоминающих устройств и их содержимым устанавливается зависимостями: для запоминающего устройства 1 ,о а.:.+ Ь ..+ с. + о для запоминающего устройства 2 кодов коррекции

-2{et а„.+ Ь„-< с, .+, д„), I где о с(ффо)- двоичный адрес ячейки соответствующего запоминающего устройства.

При занесении информации в запоминающие устройства l и 2 используются входы 19 задания адреса запоминающих устройств узла и входы 20 задания коэффициентов узла. Предварительно все разряды регистра знаков соседних неизвестных устанавливаются

8947

30 в единичное состояние подачей единичного управляющего сигнала на управляющий вход 33 узла. Коэффициент с1„ заносится в регистр 9 коэффициента и по управляющему сигналу на управляющем, входе 28 коммутатора 7 передается параллельным кодом в регистр

11 сдвига по единичному сигналу на управляющем входе 30 узла.

Один разряд коммутатора 7 (фиг.2) содержит две схемы И 43 и 44, weмент ИЛИ 45, управляющие входы 28 и 29, информационные входы 46 и 47 и выход 48.

На входы 19 узла подается адрес ,000I, который коммутатором 5 (один разряд коммутатора 5 аналогичен разряду коммутатора 7) подключается ко входу адреса запоминающего устройства 1. Этот же адрес через открытые единичнь)ми сигналами, снимаемыми с выходов регистра 10 знаков соседних неизвестных, элементы И группы l2 элементов И подается на адресный -вход запоминающего устройства 2 кодов коррекции. Прямые выходы регистра 11 сдвига подключаются коммутатором 8, один разряд которого аналогичен разряду коммутатора 7, к информационным входам запоминающего устройства 1. На управляющий вход 23 подается сигнал записи в запоминающее устройство 1, и коэффициент d< помещается в первую ячейку запоминающего устройства 1. В нулевой ячейке запоминающего устройства 1 и запоминающего устройства 2 кодов коррекции постоянно хранится код нуля. Далее с инверсных выходов регистра 11 сдвига код

d коммутатором 8 по единичному

1Д сигналу на управляющем входе 38 подключается со сдвигом на один разряд влево к информационному входу запоминающего устройства 2 кодов. коррекции. .На управляющий вход

24 подается сигнал записи в за поминающее устройство 2 кодов .коррекции. Код коррекции частичного произведения, равный обратному коду величины - 2d j эапи" сывается в первую ячейку запоми- нающего устройства 2 кодов . коррекции. Далее выполняется два цикла формирования содержимого второй и третьей ячеек запоминающих устройств

1 и 2. В регистр 9 заносится коэффициент с, который по единичному сигналу на управляющем входе 28

17 8 через коммутатор 7 принимается по единичному сигналу на управляющем входе 30 в регистр 11 сдвига. На входе 19 узла подается адрес ОООО, который коммутатором 5 подключается ко входу адреса запоминающего устройства 1. На управляющий вход 23 узла подается сигнал чтения запоминающего устройства 1. Прямые выходы регистра .11 сдвига подключаются по единичному сигналу на управляющем входе 37 коммутатором 8 к первым входам сумматора 4. Ко вторым входам сумматора 4 коммутатором 6, один разряд которого аналогичен разряду коммутатора 7, по единичному сигналу на управляющем входе 25 подключаются информационные выходы запоминающего устройства 1. Коэффициент с-„ „суммируется на сумматоре

4 с содержимым нулевой ячейки запоминающего устройства. Результат суммирования по управляющему сигналу

ыа управляющем входе 29 узла через коммутатор 7 принимается в регистр

11 сдвига по единичному сигналу на управляющем входе 30 узла. После этого на входы 19 узла подается адрес ОО19, который коммутатором 5 по единичному сигналу на управляющем входе 39 подключается к адресным входам запоминающего . устройства I.

Этот же адрес подается на адресные входы запоминающего устройства кодов коррекции через элементы И группы

12, открытые единичными сигналами, снимаемыми с выходов регистра знаков соседних неизвестных.йа управляющий вход 23 подается сигнал записи в запоминающее устройство 1 и коэффициент с„ помещается во вторую ячей)9 ку запоминающего устройства 1. К информационныи входам запоминающего устройства 2 кодов коррекции подключаются со сдвигом на один разряд . влево инверсные выходы регистра 11 сдвига коммутатором 8 по единичному сигналу на управляющем входе 38. На управляющий вход 24 узла подается сигнал записи в запоминающее устройство кодов коррекции и код коррекции частичного произведения, равный обратному коду величины -.2с„, заносится во вторую ячейку запоминающегп устройства 2 кодов коррекции. В результате следующего цикла вновь происходит занесение коэффициента с„ в регистр 11 через коммутатор

7, чтение из первой ячейки запоми8947

30 нающего устройства 1 коэффициента

d< у, суммирование на сумматоре 4 прямого кода содержимого регистра 11 сдвига с выходом данных запоминающего устройства 1, подключенного к

5 сумматору 4 коммутатором 6,запоминание результата суммирования в регистре 11 и запись по адресу 0011 суммы с +d< < в запоминающее устI

1 ройство i, а в запоминают.ее устрой- в ство 2 - по тому же адресу кода кор.рекции частичного произведения, равного обратному коду величины

2;с„ + d< ) . .Далее в регистр 9

f коэффициента заносится код коэФфициента Ь„, и в течение последующих

I четырех циклов происходит занесение коэффициента в регистр 11, чтение из запоминающего устройства 1, суммирование на сумматоре 4, прием в регистр 11, запись в запоминающее устройство 1 прямого кода содержимого регистра.11, запись в запоминающее устройство 2 сдвинутого на один разряд влево обратного кода содержимого регистра 11 - формируется содержимое ячеек 4 -7 запоминающего устройства 1, т.е.суммы Ь > +0, 7/

Ь„+д ), Ь . +с ), bjу +с -+d ° и содерж;мое ячеек 4 - / запоминаощего устройства 2 кодов коррекции, представляющее собой обратные коды величин -2(Ь„ ° +О), -2 Ь4 . +d„ ), При этом на входы 19 устройства адреса должны подаваться в следующей последовательности: 0000, 0100, 0001, 0101, 0010, 0110, 0011, 0111.

После этого в регистр 9 заносится коэффициент д 1 ., и в течение восьми

I3 последующих циклов формируется содержимое ячеек 8 - 15 запоминающих устройств 1 и 2. На вход 19 узла адреса подаются в такой последовательности: 0000, 1000, 0001, 1001, Р11Р, 1110, 0111, 1111 По окончании 45 формирования содержимого запоминающих устройств 1 и 2 в регистр 9 за.носится значение Г„ .

На втором этапе осуществляется вычисление нового приближения решения. По сигналу на управляющем вхо-де 32 старшие разряды регистра 11 устанавливаются в ноль. Далее устройство работает по следующему циклическому алгоритму. 55

8 первом такте работы у .тройства на втором этапе на входы 8 узла из соседних узлов подаются знаковые раз17 l0 ряды соседних неизвестных Знаковый разряд, находящийся в и-ом справа разряде младшей части регистра 11 сдвига, выдается на последовательный выход узла 21 через элемент ИЛИ 17 и открытый единичным сигналом на управляющем входе 35 элемент.И 16.

Элемент И 15 в это время закрыт. По единичному сигналу на управляющем входе 34 узла знаки соседних неизвестных запоминаются в регистре 10.

Начиная со второго такта работы устройства, на втором этапе на входы узла 19 подается прямой последовательный код значения искомой функции . на пердыдущей итерации иэ соседних узлов младшими разрядами вперед.

Каждый S-ый разряд этих чисел комму татором 5 по управляющему сигналу на управляющем, входе 39 узла подключается ко входам адреса запоминающего устройства 1. C выходов элементов И группы 12 код,представляющий собой поразрядную коньюнкцию кодов с выхода коммутатора 5 и регистра 10 знаков соседних неизвестных, подается на входы адреса запоминающего устройства 2 кодов коррекции. Из ячейки запоминающего устройства, 1, адрес которой определяется

-" (ОИ,И u„+У) ОЫ() ь, 7 выбирается ранее подготовленное, частичное произведение а,» uÄ >(s)+bÄ n+ÄP)+c ..u. (. )+

"Д 1 1 Р 1Д-4

1 д 4 У1 по сигналу чтения запоминающего устройства 1, подаваемому на управляющий вход 23 узла. Одновременно на управляющий вход 24 узла подается сигнал чтения из запоминающего устройства кодов коррекции. Иэ ячейки запоминающего устройства 2, разряды адреса которой определяются иэ выражений

eLy=siqn(U„< ) Q U„+ (Я выбирается ранее подготовленный код коррекции частичного произведения, представляющий соГой обратный код величины -". d<,> +c g„+

+д î g ).На управляющий вход 27 узла, подключенный ко входу переноса младшего разряда сумматора коррекции 3, подается единичный управляющий сиг" нал. На выходе сумматора 3 Формируется очередное истинное .астичное

89471 произведение путем сложения в дополнительном коде кодов с выходов запоминающих устройств 1 и 2. Выход сумматора 3 подключается коммутатором

6 по единичному .управляющему сигналу на входе 26 узла ко входам сумматора 4. На сумматоре 4 полученное частичное произведение складывается с содержимым старших разрядов регистра 11 сдвига, прямые выходы которого о через коммутатор 8 по единичному сигналу на управляющем входе 37 подключаются ко вторым входам сумматора 4. По сигналу, подаваемому на управляющий вход 29, сумма с выходов сумматора ,4 принимается в старшие разряды регистра 11 сдвига по управляющему сигналу на входе 30. По сигналу сдвига,поступающему на управляющий вход

31 устройства, осуществляется сдвиг содержимого регистра 11 на один разряд вправо. Код значения искомой функции на предыдущей итерации, хранящийся в младших разрядах регистра

11 сдвига, через преобразователь

14, элемент И 15, открытый единичным сигналом, подаваемым на управляг ющий вход 36, и элемент ИЛИ выдается на последовательный выход 2 1 узла.

Преобразователь 14 дополнительного кода в прямой предназначен для получения прямого кода от величины, хранящейся в младших разрядах регистра 11 сдвига и поступающей на его вход в случае, если эта величина имеет отрицательный знак.При положительных значениях величины, хранящейся в младших разрядах регистра . 11, код, поступающий на вход преоб-. разователя, передается на его выход без изменения.

После прохождения и тактов работы устройства в регистре l1 получается очередное приближение искомой функции. В течение последующих m+2 тактов (m - разрядность коэффициентов) старшие разряды найденного значения искомой функции сдвигаются .в младшие разряды регистра 11 сдвига, при этом элементы И 15 и 16 зак-. рыты.

so

Последующие итерации осуществляются аналогично, и, когда решение получено, на управляющий вход 41 поступает сигнал, который открывает группу 13 элементов И (фиг. 3), че- ы рез которую результат выдается из младших разрядов регистра сдвига на группу выходов 22 узла. Причем

7 l2 группа 13 элементов И включает элементы И 49 и 50, группу входов 51.

Предлагаемое устройство позволяет гущественно расширить класс решаемых задач за счет обеспечения возможности непосредственного решения задач с переменными коэффициентами и отрицательными значениями искомо го решения, не требуя никаких дополнительных преобразований. Для решения задач такого класса с использованием известного устройства необходимо выполнить предварительное преобразование исходной дифференциальной задачи к эквивалентной, но с положительными значениями решения. Методы такого преобразования плохо формализуемы и требуют больших затрат как .ручного труда,так и машинного времени и, кроме того, не для всех задач такое преобразование возможно.

Формула изобретения

Вычислительный узел цифровой сеточной модели для решения дифферен циальных урзвнений в частных производных, содержащее запоминающее устройство, адресный вход которого соединен с выходом первого коммутатора, первая и вторая группы входов которого являются соответственно первой и второй группами входов узлов, первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и выходу регистра коэффициента, вход которого является информационным входом узла, выход второго коммутатора соединен со входом регистра сдвига, группа выходов которого подключена к информационным входам элементов И первой группы, выходы которых являются группой выходов узла, первый элемент И, управляющие входы элементов И первой группы, первые входы первого элемента

И и запоминающего устройства, а также группы входов регистра сдвига и второго коммутатора и третья группа входов первого коммутатора соединены с соответствующими управляющими входами узла, о т л и ч а ю щ и и с я тем,что, с целью расширения класса, решаемых . задач, в него введены регистр знаков соседних неизвестных, запоминающее устройство кодов коррекции, третий и четвертый комм 13

89 таторы, сумматор коррекции, преобразователь дополнительного кода в прямой, второй элемент И, вторая группа, элементов И и элемент ИЛИ, выход которого является информационным выходом узла, вход регистра знаков соседних неизвестных соединен с первой группой входов узла, выходы регистра знаков соседних неизвестных и nepaoro коммутатора подключены соответственно к первому и второму входам элементов И второй группы, группа выходов которой соединена с группой адресных входов запоминающего устройства кодов коррекции, группа выходов которого подключена к первой группе входов сумматора коррекции, группа выходов которого соединена с первой группой входов третьего коммутатора, группа выходов которого подключена к первой группе входов сумматора, прямые и инверсные выходы разрядов регистра сдвига соединены соответственно с первой и второй группами входов четвертого коммутатора, группа выходов которого подключена ко второй группе входов сумматора, а также к информационным входам запоминающего устройства и запоминающего устройства кодов кор4717 14 рекции, группа выходов запоминающего устройства соединена со вторыми группами входов третьего коммутатора и сумматора коррекции, знаковый разряд группы младших разрядов регистра сдвига подключен к первым входам преобразователя дополнительного кода в прямой и второго элемента И, выход которого соединен с первым входом

1о элемента ИЛИ, выход регистра сдвига подключен ко второму входу преобразователя дополнительного кода, выход которого соединен со вторым входом первого элемента И, выход которого и подключен ко второму входу элемента

ИДИ, rpynna управляющих входов запоминающего устройства кодов коррекции, третьи группы входов сумматоров коррекции, третьего и четвертого щ коммутаторов и второй вход второго элемента И соединены с соответствующими управляющими входами узла.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ю 546891, л. G 06 F 15/34, 1975.

2. Авторское сивдетельство СССР по заявке N 271,7710/18-24, кл. G 06 F 15/32, 27.07.79 (прото30

894717

Qg

Рие. Г

Составитель И. Дубинина

Редактор Л. Пчелинская Техред g, Фанта КоРРектоР A.Ференц

Ю °

Заказ 11491/79 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4