Буферное запоминающее устройство

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВМДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик ()841038 (61) Дополнительное к авт. саид-ву— (22) Заявлено 30. 10.79 (21) 2833895/18-24

-с присоединением заявки №вЂ” (23) Приоритет— (51) М.К .

G 1! С9/00

3Ьсуддрставнный комитет

СССР ао делам изобретений н атнрытий (54) УДК 681.327 (088.8) Опубликовано 23.06.81. Бюллетень № 23

LTàòà опубликования описания 25.06.81

Е. П. Калачин, А. С. Кремер, А. А. Кузнецов, В. Н. Соболев и О. С. Сосницкий (72) Л вторы изобретения (7!). Заявитель (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, 1

Изобретение относится к запоминающивг устройствам и может быть использовано в аппаратуре подготовки и обработки циф. ровой информации.

Известно устройство, которое использует ся для запоминания информации, представ- ленной в виде групп, отделяемых друг от друга граничным кодом. Устройство содержит регистры и схемы управления ими (lj.

Недостатком этого устройства является невозможность отбраковки оШибочной информации в процессе ее выхода иэ накопи. тел я.

Наиболее близким к изобретению по технической сущности является буферное запоминающее устройство, содержащее регистры сдвига, дешифратор граничного кода, логический коммутатор, реверсивный счетчик и дешифратор нулевого состояния реверсивного счетчика !2).

Однако устройство при обнаружении ошибочной информации требует обязательной остановки ее ввода и коррекции ошибочного сообщения. В то же время на практике коррекция ошибочной информации часто производится таким образом,. что забракованные сообщения уже в откорректирован.

2 ном виде повторяются в конце обрабатываемого массива информации, а сами ошибоч ные сообщения внутри массива не коррек-. тируются. При этом значительно упрощается технология обработки информации, так как. исключается необходимость проведения резки, склейки и ручной коррекции технического носителя. В этом случае устройство, хотя и обеспечивает вывод только правильных сообщений, но так как алгоритм его работы предусматривает обязательную остановку те устройства на всех ошибочных сообщениях и возможность возобновления работы только

- после коррекции ошибок, то при этом существенно ограничивается скорость вывода информации.

Указанный недостаток приобретает особое значение в случаях, когда скорость вывода информации из устройства значительно превышает скорость ввода, например в случаях, когда потребителем информации яв.ляется не аппаратура передачи данных (АПЯ), а ЗВМ, что характерно для автоматизированных систем обработки информации.

При этом прерывание вывода информации во время остановок иа ошибочных сообще841038

ovEJE(("J EJ(.JE!Jo (. нн)ка() I быстродейстJJHe !

1((И (!!i !Е,,!(,!

I(ель изобретения — - повышение быстроj(J J (н н и $i (."J I) o! (T EJ -1 .

1!Осг1)пленная цель достигается тем, что

В буферно(знпомпнгпощее устройство, содержащее регистра сдвига, блок регистров сдш(га, коммутатор информационных сигналов и коммугатор тактовых сигналов, причем

0!xoifll блока регнсгров сдвига подключены и Входам коммутатора и нфор ма циошпях с1!гналон, Выхолы которого ЛВля(отся Вь!ходами устройства, управляющий вход блока регистр(ьн сдвига соединен с выходом коммутатора тактовых сигналов, входы регистра сдвиг(! янлн!Отся Входами устройства, Введены групп-! эг!См:EJJo(J И и элементы ИЛИ, I I I) 1! I 1, и р1! не м J J J J! )J o I) M EJ! J H o J J J J J ВхОДы элемснтов I I р iiJJJJ!;! Подклю Jc!lhl к Выходам регистра сднн1;1, управляющие входы к первому управля)ощему входу устройства и первому входу первого элемента И, а выходы — — к Входам блока регистра сдвига, первый Вход второго элемента И соединен с Входом э !ех!е!гга IIL и выходом элемента

ИЛИ, Входы которого подключены к Выходам блока регисгров сдвига, выходы первого н второго элементов И подключены соответственно к управляющим входам регистра

СДВИ1 а Н J(O!iJÌ Т<1ТОР(1 11НфОРМац!!ОН!!ЫХ СИГпалов, Вторые входы второго и первого элементов И соединены соответственно с вторым упра в,(! по(ци ы входом устройства и выходом коммутатора тактовых сигналов, один из входов которого соединен с выходом элемента I-IE, а другие — соответственно с первь(м, третьим и четвертым входами устройства.

На чертеже представлена структурная схема буферного запоминающего устройства.

Устройство содержит регистр 1 сдвига, группу элементов 2 И, коммутатор 3 информационных сигналов, первый элемент 4 И коммутатор 5 тактовых сигналов, элемент 6

HF., Втор91! элемент 7 И, элемент 8 ИЛИ и блок 9 регистров сднига, представляющий последовательно соединенные регистры сдвига.

Информационные входы элементов 2 И подключены к выходам регистра 1 сдвига, управляющие входы — к первому управляющему входу 10. устройства и первому входу элемента 4 И, а выходы — к входам блока 9.

Первый вход элемента 7 И соединен с входом элемента 6 HE и выходом элемента 8

ИЛИ, входы которого подключены к выходам блока 9. Выходы элементов 4 и 7 И подключены соответственно к управляющим входам регистра 1 и коммутатора 3. Вторые входы элементов 7 и 4 И соединены соответственно с вторым управляющим входом 11 устройства и выходом коммутатора 5, один из входон которого соединен с выходом элемента 6 НЕ, а другие — соответственно с первым 10, третьим 12 и четвертым 13 входами устройства.

Буферное запомнив(ошее устройство работает следующим образом.

В исходном состоянии регистры 1 и 9 сдвига установлены в нулс вое положение, а коммутатор 5 обеспечивает синхронизацию тактов управления всеми разрядами регистров от сигналов устройства ввода информации, поступающими на вход 12 (синхроимпульсы СИ!. Коммутатор 3 запрещает вывод информации, элементы 2 И открыты.

Информация от устройства считывания, на шная с граничного кода, поразрядно записывается в регистр 1 сдвига. В момент поянления второго граничного кода, который свидетельствует о конце первого сообщения, производится переключение тактов управления. При этом подача тактов управления на первые разряды регистров и 9 сдвига запрещается элементои 4 И, элементы 2 И закрыва!отся, а синхронизация тактов управления осуществляется от сигналов устройства вывода инфорМации, поступающих на вход !3 (синхросимволы ТВЧ) через коммутатор 5. При этом ввод нового сообщения в регистры 1 и 9 сдвига прекращается, а записанное сообщение продвигается по регистрам 1 и 9 сдвига тактами ТВЧ и в момент появления на их выходе граничного кода элемент 8 ИЛИ вырабатывает сигнал„ по которому разрешается вывод информации через коммутатор 3. Действие этого сигнала продолжается до тех пор, пока хотя бы на одном из выходов регистров и 9 присутствует единичный потенциал, что свидетельствует о наличии в них информации.

В момент, когда на всех выходах регистров 1 и 9 устанавливаются нулевые потенциалы (информации нет), действие сигнала на выходе элемента 8 ИЛИ прекрашается и через элемент 6 HE производится переключение тактов управления от ТВЧ к СИ.

В этот же,момент прекращается действие сигнала на входе 10, т. е. сигнала граничного .кода устройства, и устройство принимает исходное состояние., В случае отсутствия ошибочных сообщений процесс ввода-вывода информации через устройство повторяется аналогично описанному.

В случае обнаружения ошибочного сообщения в момент появления сигнала на входе 10 устройства по другому его входу 11 поступает сигнал, который с помощью элемента 7 И запрещает прохождение разрешающего сигнала с выхода элемента 8 ИЛИ на вход коммутатора 3, а следовательно, и н! !Вод ошибочного сообщения из устройства. Ошибочное сообщение выводится из регистров f и 9 сдвига, но к потребителю не поступает. В момент окончания вывода его из регистров и 9 сигналом с выхода элемента 8 ИЛИ через элемент 6 НЕ производится переключение тактов управления и устройство принимает исходное состояние.

Таким образом, предлагаемое буферное запоминающее устройство, используя для

84!038 формула изобретения

fp

Составитель В. Рудаков

Редактор Г. Капалап Техред А. Бойкас Корректор М. Шароши

Заказ 4778/79 Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий!! 3035, Москва, )К вЂ” 35, Раушская наб., a. 4/5

Филиал ППП аПатент>, г. Ужгород, ул. Проектная, 4 вывода информации короткие остановки в конце каждого сообщения, обеспечивает вывод только правильной информации без остановок для коррекции ошибочных сообщений.

Буферное запоминающее устройство, содержащее регистр сдвига, блок регистров сдвига, коммутатор информационных сигналов и коммутатор тактовых сигналов, причем выходы блока регистров сдвига подключены к . входам коммутатора информационных сигналов, выходы которого являются выходами устройства, управляющий вход блока регистра сдвига соединен с выходом коммутатора тактовых сигналов, входы регистра сдвига являются входами устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит группу элементов И и элементы ИЛИ, НЕ и И, причем информационные входы элементов И группы подключены к выходам регистра сдвига, управляющие входы — к первому управляющему входу устройства и первому входу первого элемента И, а выходы — к входам блока регистров сдвига, первый вход второго элемента И соединен с входом элемента НЕ

5 и выходом элемента ИЛИ, входы которого подключены к выходам блока регистров сдвига, выходы первого и второго элементов

И подключены, соответственно, к управляющим входам регистра сдвига и коммутатора информационных сигналов, вторые входы второго и первого элементов И соединены, соответственно, вторым управляющим входом устройства и выходом коммутатора тактовых сигналов, один из входов которого соединен с выходоМ элемента НЕ, а другиет соответственно,, с первым, третьим и четвертым входами устройства.

Источники информации, принятые во внимание прп экспертизе ! . Патент США Ха 3469085, кл. 340-172.5, опублик. 1968.

2. Авторское свидетельство СССР по заявке Ко 2564222/18-24, кл. G 11 С 9/00, l977 (прототип).