Запоминающее устройство с исправлениемошибок

 

Союз,Советскнк

Соцналнстнческнк

Реслублнк

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<,>842979 (61) Дополнительное к авт. свид-ву— (22) Заявлено 27.07.79 (21) 2802886/18-24 с присоединением заявки №вЂ” (51) М.К .

G 11 С 29/00 (23) Приоритет—

Государственный комитет (53) УДК 681.327..6 (088.8) Опчбликовано 30.06.81. Бюллетень № 24 ло делам иэооретени» и открытий

Дата опубликования описания 05.07.81

Г. А. Бородин (72) Автор изобретения

Московский ордена Ленина энергетический (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ

ОШИБОК

Изобретение относится к вычислительной технике, а именно к контролю запоминающих устройств, и может быть использовано для обнаружения и исправления ошибок в долговременных запоминающих устройствах с модульной структурой.

Известно устройство для контроля блока постоянной памяти на четность, содержащее блок памяти, блок управления, блок регистров, схему ИЛИ, которое в режиме поразрядного суммирования обнаруживает возникающие ошибки и позволяет определить разряды, в которых произошла ошибка (1).

Недостатком указанного устройства является трудность определения адреса ошибки и невозможность ее исправления.

Известна информационная память, состоящая из М модулей .памяти по В разрядов в каждом модуле, устройство контроля, содержащее В блоков контроля по четности и обнаруживающее все ошибки с минимальной избыточностью при отказе модуля памяти, т. е. до В разрядов (2).

Недостатком известного устройства является невозможность исправления оши2 бок из-за отсутствия информации об адресе отказавшего модуля в строке.

Наиболее близким по технической сущности и схемному решению к предлагаемому является запоминающее устройство с исправлением ошибок, содержащее и+ m столбцов и р строк, в котором после обнаружения ошибки производится переход на резервную колонку (3).

Недостатком указанного устройства является невозможность обнаружения многократных пакетных ошибок из-за отказов модулей памяти и необходимость иметь помимо дополнительных контрольных разрядов еще и дополнительные резервные разряды. Причем, замена колонок вполне допустима для ОЗУ, где информация может

1 быть легко переписана, а не для долговременных запоминающих устройств, где информация в остальных словах данной колонки при замене будет утеряна, либо требуется больше время на ее перезапись.

Цель изобретения — повышение точности

20 контроля.

Указанная цель достигается тем, что в запоминающее устройство с исправлением ошибок, содержащее блок долговременной

842979 памяти, входы которого подключены к выходам адресного блока, первый блок контроля, первые входы которого подключены к выходам блока долговременной памяти и к первым входам информационного регистра, а выходы — ко вторым входам информационного регистра, блок управления, первый выход которого подключен к управляющему входу адресного блока, второй выход— к управляющему входу информационного регистра, третий выход — к уг.равляющему входу первого блока контроля, а вход — к 0

1О управляющему выходу первого блока контроля, дополнительно введены блок оперативной памяти, входы которого подключены к выходам адресного блока, выходы — ко вторым входам первого блока контроля, а управляющий вход — к четвертому выходу блока управления, и второй блок контроля, входы которого подключены к выходам блока долговременной памяти, выходы к информационным входам блока оперативной памяти, управляющий вход — к пятому 20 выходу блока управления, а управляющий выход — ко второму входу блока управления.

На чертеже изображена блок-схема предлагаемого устроиства.

Устройство содержит блок 1 долговременной памяти, адресный блок 2, информационный регистр З,.первый блок 4 контроля, информационные шины 5, блок 6 управления, второй блок 7 контроля и блок 8 оперативной памяти.

Устройство работает следующим образом.

По адресу, поступающему из адресного блока 2, из блока 1 долговременной памяти с модульной структурой один считываются коды чисел вместе с контрольными кодами. ss

Информационные разряды записываются в информационный регистр 3, а в первый блок 4 контроля они поступают вместе с контрольными разрядами. Если в одном из модулей блока 1 долговременной памяти происходит ошибка кратностью до разряд40 ности модуля, первый блок 4 контроля не только определяет наличие ошибки, но и определяет отказавшие разряды в модуле памяти следующим образом.

Пусть для определенности блок 1 дол- 4> говременной памяти состоит из М модулей памяти с разрядностью модуля памяти — А разрядов. Информация в контрольные разряды, которых должно быть также А для определения ошибки кратностью до А разрядов, записывается по следующему алгоритму.

Содержимое первого разряда первого модуля памяти складывается по модулю два с содержимым первого разряда второго модуля памяти, ..., с содержимым первого разряда М-ого модуля памяти и записывается в первый контрольный разряд.

Содержимое второго разряда первого модуля памяти складывается по модулю два с содержимым второго разряда второго модуля памяти, ..., с содержимым второго разряда М-ого модуля памяти и так далее.

Содержимое А-ого первого модуля памяти складывается по модулю два с содержимым

А-ого разряда второго модуля памяти, с содержимым А-.ого разряда М-ого модуля памяти и записывается в А-й контрольный разряд. Сформированные подобным образом А признаков четности и хранящиеся в

А контрольных разрядах каждого слова, позволяют определить при декодировании не только наличие ошибки, но и определить номера отказавших разрядов по тем из А признакам четности, B которых происходит ошибка.

Обнаружение ошибки и определение номеров отказавших разрядов производится следующим образом. В первом блоке 4 контроля производится аналогичная выработка

А признаков четности из считываемых информационных разрядов, т. е. складываются по модулю два между собой: первые разряды со всех модулей, вторые разряды со всех модулей, ..., А-ые разряды со всех модулей.

Полученные А признаков сравниваются со значением контрольных разрядов и при наличии ошибок они проявляются в тех разрядах, в которых происходит несравнение.

Однако для того, чтобы исправить ошибку, необходимо знать, в какой из М модулей памяти отказывают разряды с данными номерами. Этого с помощью имеющихся А контрольных разрядов сделать нельзя. Однако с помощью второго блока 7 контроля исправление ошибок можно сделать. Для этого после обнаружения факта ошибки из первого блока 4 контроля в блок 6 управления поступает информация. о наличии ошибки в считанном числе. Блок 6 управления запускает адресный блок 2 и второй блок

7 контроля. Из блока долговременной памяти с модульной структурой один последовательно считываются коды чисел группы слов, в пределах которых происходит ошибка (адрес группы слов определяется старшими разрядами кода адреса числа, в котором происходит ошибка) и поступают во второй блок 7 контроля. Второй блок 7 контроля для группы считанных слов подсчитывает для каждого из М модулей отдельно контрольную сумму в А разрядных сумматорах с кольцевым переносом методом арифметического суммирования. После того, как контрольные суммы подсчитаны, они сравниваются с эталонной контрольной суммой, определяемой при исправном модуле памяти. При наличии ошибки в одном из модулей контрольная сумма для этого модуля не равна эталонной и, следовательно, определен номер модуля, в котором происходит ошибка. Номер отказавшего модуля поступает на информационные входы блока 8 оперативной памяти, а сигнал об окончании проверки поступает в блок 6 управле842979

Формула изобретения ния. Блок 6 управления по адресу, определяемому старшими разрядами из адресного блока 2, поступающему на адресные входы блока 8 оперативной памяти, записывает номер отказавшего модуля для группы слов с ошибкой. Номер отказавшего модуля поступает в первый блок 4 контроля и по команде из блока 6 управления в слове, хранящемся в регистре числа 3, производится исправление группы разрядов с ошибкой в пределах того модуля памяти, который определен с помощью второго блока 7 контроля. Отказавшие, разряды в пределах А разрядов определены в первом блоке 4 контроля. Таким образом выполняется задача исправления ошибок кратностью до А разрядов с помощью А избыточных разрядов, т. е., по крайней мере, в два раза избыточность в контрольных разрядах меньше, чем у других методов контроля.

Введение блока оперативной памяти позволяет при повторном обращении в данную группу слов обойтись без подсчета контрольных сумм, поскольку по старшим разрядам кода адреса данной группы слов из блока 8 оперативной памяти в первый блок контроля сразу поступает записанный в предыдущем цикле номер отказавшего модуля и происходит непосредственное исправление ошибки, т. е. без затрат времени на проведение контрольного суммирования. Поэтому, время выборки слов из данной группы слов не увеличивается. (начиная с второго считывания), а исправление ошибок происходит с помощью А контрольных разрядов.

Таким образом, предлагаемое устройство позволяет с помощью небольшого количества избыточных разрядов и небольшой временной избыточности исправлять пакеты ошибок, которые могут возникать в долговременных запоминающих устройствах с модульной структурой при отказах модулей памяти, что значительно повышает точность контроля и надежность работы долго6 временного запоминающего устройства с модульной структурой.

Запоминающее устройство, с исправлением ошибок, содержащее блок долговременной памяти, входы которого подключены к выходам адресного блока, первый блок контроля, первые входы которого подключены к выходам блока долговременной памяти и к первым входам информацонного регистра, а выходы — ко вторым входам информационного регистра, блок управления, первый, выход которого подключен к управляющему входу адресного блока, второй выход — к управляющему входу информационного регистра, третий выход — к управляющему входу первого блока контроля, а входк управляющему выходу первого блока контроля, отличающееся тем, что, с целью повы20 шения точности контроля, в него введены блок оперативной памяти, входы которого подключены к выходам адресного блока, выходы — ко вторым входам первого блока контроля, а управляющий вход — к четверто25 му выходу блока управления, и второй блок контроля, входы которого подключены к выходам блока долговременной памяти, выходу блока управления, и второй блок контроля, входы которого подключены к выходам блока долговременной памяти, выхозо ды — к информационным входам блока оперативной памяти, управляющий вход— к пятому выходу блока управления, а управляющий выход — ко второму входу блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 357594, кл. G 11 С 29/00, 1976.

2. Заявка Великобритании № 1391976, кл. G 06 F 11/10, 1975.

3. Патент США № 3898443, кл. G 06 F 11/10, 1975 (прототип).

842979

Редактор В. Матюхина

Заказ 5120/69

Составитель С. Шустенко

Техред А. Бойкас Корректор Г. Назарова

Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4