Устройство для сопряжения

 

Союз Советскнк

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТИЗЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 15.10.79 (2!) 2829911/18-24

< >847316 (51)М. Кл. с присоединением заявки ¹ (23) Приоритет

G F 3/04

ГосударственныЯ комнтет

СССР но делам . нзобретеннЯ н открытнЯ

Опубликовано 1507.81. Бюллетень № 26

Дата опубликования описания 15.07. 81 (53) УДК 681.325 (088. 8) (72) Авторы изобретения

В.A. Андреев и Н.3. Хатипов (71) Заявитель с. (54) УСТРОИСТВО 1ЛЯ СОПРЯ:КЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано для сопряжения наладочных запоминающих устройств с вычислительными машинами.

Известны устройства для сопряжения абонентов с ЦВМ, содержащие память команд, регистр команд, блоки коммутации, блок памяти, регистр управления выдачей, дешифратор адреса, адресные регистры, блоки сравнения, блоки приема и выдачи Г13 ., Недостаток этих устройств состоит в больших аппаратурных затратах.

Наиболее близким к предлагаемому по технической сущности является устройство для сопряжения вычислительных машин, содержащее блок динамической памяти, первые и вторые входы и выходы которого являются соответственно первыми и вторыми входами и выходами устройства, третьи вход и выход — подключены к соответствующим входу и выходу ре- гистра команД, четвертые вход и выход - соответственно к первому входу и выходу блока сравнения адресов, вторым входом соединенного через блок приема адреса к третьему входу устройства, а третьим входомк выходу регистра адреса и первому входу блока передачи данных, вторым и третьим входами подключенный соответственно к пятому выходу блока динамической памяти и выходу буферного регистра, выходом — с соответствующим выходом устройства и входом блока приема, соединенным выходом и входом к соответствующим входам

1О и выходам блока динамической памяти Г21 .

Недостаток такого устройства состоит в сложности и больших затратах оборудования. Кроме того, обра15 ботка временных диаграмм работы на стыках производится в независимых циклах последовательно по специальным сигналам запросов и ответов, что делает невозможным сопряжение

20 вычислительной машины с наладочным запоминающим устройством, подменяющим отлаживаемое долговременное запоминающее устройство вычислительной машины.

25 Цель изобретения — сокращение объема оборудования и упрощение устройотва.

Поставленная цель достигается тем, что в устройство, содержащее

$p буферный регистр, первый вход которо847316 го является первым входом устройства, блок передачи данных, выходом соединенный с первым выходом устройства, а первым и вторым входами — соответственно с выходом буферного регистра и первым выходом блока динамической памяти, первый вход и второй выход которого подключены соответственно к вторым входу и выходу устройства, третий выход — к управляющему входу блока передачи адреса, информационными входом и выходом соединенного соответственно с третьими входом и выходом устройства, а четвертый выход и второй вход — соответственно к первому входу и выходу блока сравнения адреса, второй вход кото- 15 рого соединен через бло Р приема адреса с четвертым входом устройства, а третий вход — с выходом блока регистров адреса, введены блок формирования синхроимпульсов, включающий 20 формирователь импульса и.группу элементов задержки, коммутатор синхроимпульсов и блок формирования, адреса массива, включающий шифратор и группу элементов И, причем входы элементов задержки группы через формирователь импульса подключены к пятому входу устройства, а выходы — через коммутатор синхроимпульсов — к группе входов блока динамической памяти, пятым выходом подключенного к второму входу буферного регистра, а вторым входом и третьим выходом— соответственно к входу шифратора и первым входам элементов И группы, вторые входы которых соединены с соответствующими выходами шифратора, а выходы являются четвертым выходом устройства.

На фиг. 1 показана блок-схема предлагаемого устройства, на фиг.2 - 40 временная диаграмма сигналов на соответствующих входах и выходах устройства.

Устройство содержит блок 1 формирования синхроимпульсов,включаю- щ щий формирователь 2 импульсов, подключенный к входу группы элементов (линии) задержки 3, выходы линии 3 задержки подключены через коммутатор 4 синхроимпульсов к блоку

5 динамической памяти, буферный регистр 6, блок 7 передачи данных, блок 8 передачи адреса, блок 9 формирования адреса массива, включающий элементы И 10 группы и .шифратор 11, блок 12 сравнения адреса, блок 13 приема адреса и блок 14 регистров адреса, входы 15-18 устройства и выход 19, подключаемые к вычислитель. ной машине, выходы 20-22 и вход

23, подключаемые к наладочному за- 4Q поминающему устройству.

В блоке 14 устанавливаются коды номеров блоков отлаживаемых долговременных запоминающих устройств вычислительной машины. Вход блока

8 передачи адреса, блока 13 приема адреса, формирователя 2 импульсов, блока 5 динамической памяти и выход блока 7 передачи данных соединены с интерфейсом вычислительной машины.

Устройство работает следующим образом.

На формирователь 2 импульсов поступает синхронизирующий сигнал из вычислительной машины. Формирователь

2 импульсов формирует сигнал заданной длительности, который поступает на линию 3 задержки. С выходов линии задержки импульсы поступают через коммутатор 4 в блок 5 динамической памяти. Коммутатором 4 в блок 5 подключается заранее заданный набор выходов с линии 3 задержки, импульсы с которых обеспечивают нормальную работу сопрягаемых устройств. Кроме того, иэ вычислительной машины по входу 16 поступает код номера отлаживаемого долговременного запоминающего устройства, по входу 15 код адреса ячейки отлаживаемого долговременного запоминающего устройства, а по входу 18 — сигнал обращения. Блок 5 формирует сигнал опроса блока 12 сравнения, на который поступил код номера устройства из блока

13 и коды номеров иэ блока 14, установленные заранее.

В соответствии с поступающим кодом номера устройства на выходе блока сравнения формируется сигнал, поступающий в блок 5 и на вход шифратора 11. Шифратор 11 в зависимости от номера шины, по которой поступает сигнал, формирует соответствующий код старших разрядов адреса, определяющий массив информации наладочного запоминающего устройства, который поступает на элементы И 10.

Блок 5 по сигналу, поступившему из блока 12 сравнения, формирует в соответствии с временной диаграммой работы наладочного запоминающего устройства сигнал в блок 8 передачи адреса и на входы элементов И 10.

Блоки 8 и 9 по выходам 20 и

21 выдают код адреса (адрес ячейки и адрес массива) в наладочное запоминающее устройство. Затем блок динамической памяти по сигналам из коммутатора 4 формирует на выходе 22 сигнал обращения -и сигнал в буферный регистр 6 для приема информации по входу 23 иэ наладочного запоминающего устройства. В соответствии с временной диаграммой работы вычислительной машины, блок динамической памяти формирует сигнал в блок 7 передачи данных, который выдает информацию по выходу

19 в вычислительную машину. Длительности формируемых сигналов и их временное расположение определяются сигналами, поступающими из комму847316 татора 4. Подключая коммутатором 4 те или другие выходы с линии 3 задержки, изменяют временное расположение сигналов, длительность и подстраивают под временную диаграмму работы сопрягаемых устройств.

Таким образом, устройство обеспечивает сопряжение наладочного запомигающего устройства с ЭВМ при меньшем объеме оборудования, чем в известном.

Формула изобретения

Устройство для сопряжения, содержащее буферный регистр, первый вход которого является первым входом устройства, блок передачи данных, выходом соединенный с первым выходом устройства, а первым и вторым входами — соответственно с выходом буферного регистра и первым выходом блока динамической памяти, первый вход и второй выход которого подключены соответственно к вторым входу и выходу устройства, третий выход — к управляющему входу блока передачи адреса, информационными входом и выходом соединенного соответственно с третьим входом и выходом устройства, а четвертый выход и второй вход — соответственно к первому входу и выходу блока сравнения адреса, второй вход которого соединен через блок приема адреса с четвертым входом устройства, а третий вход — с выходом блока регистров адреса, о т л и ч а ю щ ее с я тем,что, с целью сокращения объема оборудования в устройство введены блок формирования синхроимпульсов, включающий формирователь импульса и группу элементов задержки, коммутатор синхроимпульсов и блок формирования адреса массива, включающий шифратор и группу элементов, И, причем входы элементов задержки группы через формирователь импуль- @ са подключены к пятому входу устройства, а выходы — через коммутатор синхроимпульсов — к группе .входов блока динамической памяти, пятым выходом подключенного к второму входу буферного регистра, а вторым входом и третьим выходом

Щ соответственно к входу шифратора и первым входам элемента И группы, вторые входы которых соединены с соответствующими выходами шифратора, а выходы являются четвертым выход дом устройства.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании

Р 1376144, кл. G 06 F 3/04, 1973.

2.. Авторское свидетельство СССР

Р 572777, кл. G F 3/04, 1975 (прототип).

Филиал ЧпЧ Патент, r.Óæãoðîä, ул. tpn<:ктная, 4