Устройство для вычисления логарифмачисла

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТВЛЬСТВУ

Своз Советсиик

Социалистическик

Республик

<>849210 (61) Дополнительное к авт. сеид-ву (22) Заявлено 08. 10. 79 (21) 2827497/18-24. с присоединением заявки Йо (5!)М. Кл3

С 06 F 7/556

Государствеииый комитет

ССС P по делам изобретеиий и открытий (23) Приоритет

Опубликовано 230781 Бюллетень Но 27 (5- )) ЮК 681. 3 (088. 8) Дата опубликования описания 23. 07. 81 (72) Авторы изобретения

A ° Á. Скуратовская, Д.Ф. Гайдай и IO.A. Хас(ин (1

1 (! (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГАРИФМА

Изобретение относится к вычисли- тельной технике и предназначено для вычисления логарифма при основании два от числа, представленного одиннадцатираэрядным параллельным двоичным потенциальным кодом, и может быть использовано в цифровых устройствах обнаружения радиолокационных сигналов.

Известно усъройство, содержащее регистр числа, блок памяти, блок деления, схему сравнения, сдвиговый регистр, регистры результата и блок управления (1).

Недостатком такого устройства является низкое быстродействие.

Наиболее близким к изобретению по технической сущности является устройство, содержащее блок управления, блок сдвига, параллельный сумматор, первый элемент ИЛИ и первый элемент

-И, причем группа выходов блока уп.— равления подключена к первой группе входов блока сдвига, второй, третий, четвертый и пятый элементы И, второй .элемент ИЛИ, первый и второй элемент НЕ, дешифратор и шифратор, причем выходы шифратора являются выходами устройства, а входы соединены. с группой выходов блока управления, 30 группа входов устройства подключена к группе входов блока управления и второй группе входов блока сдвига, первый, второй, третий, четвертый и пятый выходы которого подключены к первым входам первого, второго, третьего, четвертого и пятого разрядов параллельного сумматора,а первый и второй выходы блока сдвига подключены к первому и второму входам.дешифратора, третий, четвертый и пятый выходы блока сдвига присоединены к входам первого элемента И, выход которого соединен с первыми входами второго и третьего элементов И и входом первого элемента НЕ, выход которого присоединен к первому входу первого элемента ИЛИ, второй вход которого подключен к первому выходу дешифратора, а выход первого элемента ИЛИ подключен к второму входу второго разряда параллельного сумматора, вторые входы второго и третьего элементов И подключены к второму и третьему выходам дешифратора, первый и второй вход четвертого элемента И подсоединен к третьему выходу блока сдвига и третьему выходу дешифратора, соответственно, третий выход блока сдвига соединен

В4 9210 с входом второго элемента НЕ, выход которого подсоединен к первому входу пятого элемента И, второй вход которого подключен к четвертому выходу дешифратора, выход третьего,элемента И подсоединен к входу переноса первого разряда сумматора, выходы второ го, четвертого и пятого элементов И подсоединены к первому, второму, третьему и четвертому входам второго .элемента ИЛИ, выход которого соединен с вторым входом второго разряда сумматора, выходы которого являются выходами устройства. устройство вычисляет логарифм числа, представленного параллельным двоичным шестиразрядным кодом, в виде 15 трехразрядного кода порядка и пятиразрядного кода мантиссы П1, Однако у известного устройства низкая точность вычислений.

Цель изобретения — повышение точ- Щ ности вычисления логарифма числа при основании два, представленного один. надцатиразрядным двоичным параллельным кодом, Поставленная цель достигается тем, что в устройство, содержащее блок управления, блок сдвига, первый сумматор, дешифратор и шифратор, причем выходы шифратора соединены с выходами порядка логарифма устройства, входы шифратора соединены с выходами блока управления, входы устройства подключены к входам блока управления и первой группе входов блока сдвига, дополнительно введены второй сумматор, три регистра, одиннадцативходовые первый и второй преобразователи кода, причем управляющие входы регистров соединены с входами управления устройства, информационные входы с первого по десятый первого 40 . регистра подключены к соответствующим выходам блока сдвига, выходы первого регистра подключены к входам соответствующих разрядов первой группы первого сумматора, выходы с первого по восьмой третьего регистра соединены соответственно с восьмого по первый разрядными входами первой группы второго сумматора, входы девятого и десятого разрядов первой группы которого соединены с входом переноса младшего разряда и входом управления устройства, выходы с первого по десятый второго сумматора являются выходами устройства, входы разрядов второй группы второго сумматора соедине- ны соответственно с выходами разрядов второго регистра, входы разрядов которого соединены с соответствующими выходами разрядов первого сумматора, входы с первого по восьмой g) разрядов второй группы которого соединены соответственно с выходами с восьмого по первый, первого преобразователя кода, первый выход первого регистра соединен также с вторым вхо- ф5 дом дешифратора, входом переноса младшего разряда первого сумматора, первым и четвертым входами третьего регистра и первыми входами первого и второго преобразователей кода, второй выход первого регистра соединен с первым входом дешифратора и одиннадцатым входом второго преобразователя кода, третий и четвертый выходы пер1 ого регистра соединены с вторым и ретьим нходами каждого преобразователя кода, пятый ныход первого регистра соединен с четвертым входом первого преобразователя кода, шес-, той, седьмой и восьмой выходы перво го регистра и первый выход дешифратора соединены соответственно с пятым, шестым, седьмым и восьмым входами перйого преобразователя кода, второй и третий выходы дешифратора соединены с одиннадцатым и девятым входами первого преобразователя кода и восьмым и девятым входами второго преобразователя кода,.четвертый выход дешифратора соединен с десятыми входами преобразователей кода и вторым -и Tðåòüèì:âõoäàìè третьего реги-. стра, пятый, шестой, седьмой и восьмой входы которого соединены с первым, вторым, третьим и четвертым выходами второго преобразователя кода.

Кроме того, первый преобразователь кода содержит два элемента НЕ, элемент ИЛИ, элемент И, элемент 2И-ИЛИ, четыре элемента ЗИ-HJIH и восьмиразрядный сумматор по модулю два, причем входы с первого по шестой первого элемента ЗИ-ИЛИ подключены соответственно к выходу первого элемента НЕ, четвертому, шестому, девятому, седьмому и десятому входам преобразователя кода, вход первого элемента НЕ соединен с перным входом преобразователя кода, входы с первого по шестой второго элемента ЗИ-ИЛИ подключены соответственно к выходу первого элемента НЕ, третьему, восьмому, девятому, шестому и десятому входам преобразователя кода, входы с первого по пятый третьего элемеита ЗИ-ИЛИ подключены соответстненно к второму, десятому, четвертому, девятому и десятому входам преобразователя кода, входы с первого по пятый четвертого элемента ЗИ-ИЛИ подключены соответственно к выходу элемента ИЛИ, четвертому, одиннадцатому, третьему и девятому входам преобразователя кода, входы элемента ИЛИ подключены соответственно к носьмому и десятому входам преобразователя кода, входы с перного по четвертый элемента 2И-ИЛИ подключены соответственно к выходу элемента ИЛИ, второму, девятому и второму входам преобразователя кода, входы элемента И подключены. соответственно к второму входу преобразователя кода и выходу элемента ИЛИ, вход второго эле849210 мента НЕ соединен с восьмым входом преобразователя кода, первая группа нходов с первого по восьмой восьмираэрядного сумматора по модулю два .подключены к первому входу преобразователя кода, вторая группа входов

c,ïåðâîãî по восьмой восьмиразрядного сумматора по модулю два подключены соответственно к десятому входу преобразователя кода, выходу второго элемента НЕ, выходу элемента И, 10 выходу элемента 2И-ИЛИ, выходу четвертого элемента ЗИ-ИЛЙ, выходу третьего элемента ЗИ-ИЛЙ, выходу второго элемента ЗИ-ИЛИ и выходу первоГо элемента ЗИ-ИЛИ; выходы разрядов с первого по восьмой сумматора по модулю два соединены с соответствующими выходами первого преобразователя кода.

При этом второй преобразователь кода содержит три элемента НЕ, пять Щ элементов И, элемент 2И-ИЛИ, элемент

ЗИ-ИЛИ и два элемента ИЛИ, причем входы элементов HE подключены соответственно к седьмому, второму и четвертому входам второго преобразователя, входы с первого по четвертый элемента 2И-ИЛИ подключены соответственно к шестому, седьмому и третьему входам второго преобразователя кода и выходу первого элемента НЕ, входы с первого по шестой элементы

ЗИ-ИЛИ соединены соответственно с пятым, седьмым, вторым и десятым входами. второго преобразователя кода, выходом элемента ИЛИ и выходом второго элемента НЕ, первый и второй входы первого элемента И соединены соответственно с выходом третьего элемента НЕ и седьмым входом второго преобразователя кода, входы второго элемента И соединены соответственно 40 с одиннадцатым и денятым входами второго преобразователя кода, входы третьего элемента И соединены с четвертым и седьмым входами второго преобразователя кода, входы четвертого 4> элемента И соединены с первым и девятым входами вгорого преобразователя кода, входы первого элемента ИЛИ соединены с выходом первого элемента И, восьмым входом второго преобра- о зователя кода, выходом второго и выходом третьего элементов И, входы второго элемента ИЛИ соединены с вы-. ходами третьего и четвертого элементов И и десятым входом второго пре35 образователя кода, выходы элементов

2И-ИЛИ, ЗИ-ИЛИ, первого и второго элементов ИЛИ соединены соответственно с выходами с первого по четвертый второго преобразователя кода.

На фиг. 1 показана блок-схема уст-40 ройства; на фиг. 2 — схема первого, преобразователя кода; на фиг. 3схема второго преобразователя кода.

Устройство содержит блок 1 управления, блок 2 сдвига, шифратор 3, 65 пеРвый Регистр 4, дешифратор 5, первый преобразователь 6 кода, первый сумматор 7, второй регистр 8, второй преобразователь 9 кода, третий регистр 10 и второй сумматор 11.

Перный преобразователь кода (фиг.2) содержит элемент 12 НЕ, элемент 13 ИЛИ, элемент 14 И, элемент

15 2И-ИЛИ, элементы 16 ЗИ-ИЛИ и восьмиразрядный сумматор 17 по модулю два.

Второй преобразователь кода (фиг.З) содержит элементы 18 НЕ, элементы 19

И, элемент 20 2И-ИЛИ, элемент 21 рИ-ИЛИ и элементы 22 ИЛИ.

Устройство работает следующим образом.

Используется метод вычисления логарифма при основании два. Двоичное число. вида где а принимает значение 0 или 1, i можно представить как

К-1

N=2+D 0.21=2 1++0,2 =2 (1+М), (<) 1=0 1=0

1 где К - нсмер старшего ненулевого разряда числа N.

Приближенное значение логарифма при основании дна от и вычисляется по формулам

60Я Й=К+ЫЯ (1)Х)=К+Х ) (2),где Х нычисляется по следующим формулам: если.0 (x C 1/4 то х» = х +

+ . 37x/128 + 1/128, (3) если 1/4 < х 1/2, то х" = x + . + 3x/64 + 1/16, . (4) если- 1/2i х с 3/4, то x = x +

+ 7 (1-х)/14 + 1/32 (5) если 3/4 х < 1, то х = х +

+ 29 (1-х) /128. (6)

Погрешность вычисления логарифма при этом не превосходит 0,6 Ъ.

Так как N является одиннадцатиразрядным числом, х имеет десять разрядов, которые обозначены х -х„, считая х, старшим разрядом. Уравнению (3) соответствует х.) = х2 = О, уравнению (4) соответствует х„ = О, х 1, уравнению (5),соответствует х „ = 1, x = 0, уравнению (6) соответ 2. ствует x = х = 1. С использованием этих соотношений и уравнений (3)

) (6) составляется таблица соответствия, согласно которой синтезируют алгоритм вычисления х+ в виде х+ x+y+z (7) 849210 где у — двоичный код первой поправки

y=x (2 +2 )+Х у, 2 +х, 2 + (8)

-1 1 --1 1 I где у; фор. ируется схемами первого преобразователя кода согласно vos Ы4Я X; y - P3(„Ч ) ОX„j

Yz- $X4.(r„vs) ч ü Х3) (- ) X„ ° 5 -(Х (% Ч ) Ч Е2 Ч т Х4) О Х„), М ф Х Ч 3Х5 Ч УЬ ХЬ О+ Х„1 ъ = (Х х4 v +3и ь ч 4Х 7» О 1

3> (Х Х ЧХ, ;ЧХзЯО+ "

Ы 1

-"де f1 = К1Х2 f2 = x„xmas fS = x17

Х1х1. двоичный код второй поправки z имеет вид

go

1 X+> 4+2 4+2 Х,+Е 7 Z(i-Ü),(о)

i=7

15

20 где

z...1=x f1 vх. f> vf4 >

zg=Xg У1 ч11 чх2 fg чхни <4 (11)

zg=x fg vxg (Г ч Г )чх314, 25

z4=f xa vf1x4

Работа устройства н динамике осушестнляется следующим образом.

Одиннадцатиразрядный параллельный потенциальный двоичный код логарифмируемого числа поступает на входы блока 1 управления, который.преобразует его в позиционный код, состоящий из десяти нулей и одной единицы, положение которой в позиционном коде соответствует положению наибольше "o ненулевого разряда но вхсдном логарифмируемом числе.

Код с выходов блока 1 поступает на входы шифратора 3, на выходах которого образуется четырехразрядный двоичный код порядкового номера разряда, в котором находится единица входного позиционного кода. В соответствии с уравнением (2) на выходах шифратора 3 таким образом форми- 45 руется код порядка искомого логарифма. Кроме того, позиционный код с выхода блока 1 подается на вторую группу входон блока 2 сдвига, на первую группу входов которого подается вход- 50 ной код логарифмируемого числа. На выходах блока сдвига образуется десятираэрядный код числа х, из которого далее формируется мантисса логарифма согласно уравнениям (7) †(11)..55

С выходов блока 2 код х поступает на десять информационных входов регистра 4 и записывается в него в момент поступления на вход внешнего управляющ..го сигнала. С выходов первого ре.::стра 4 два старших разряда сдвину- 60 того кода (кода x) поступают на входы дешифратора 5, на ныходах котороо фон:Хйрувтся четыре сигнала fq -f н .=обход:мых для выполнения вычислиг:":;.".:;|ûõ операций согласно уравнениям 65 (9)-(11), каждый иэ которых принимает значение "1" только тогда, когда выполняется одно иэ четырех,условий уравнения (3) †(б), соответствующее данному сигналу., Сигналы с выходов дешифратора 5 обеспечивают формирование кода первой и второй поправки н первом б и нтором 9 преобразователях кода, а также управляют работой первого сумматора, куда поступают коды соответствующих разрядов числа х из первого регистра 4. Сформированный в первом преобразователе код первой поправки у, а также само число х суммируются либо вычитаются, в зависимости от значения старшего разряда х кода х, 1 в первом сумматоре 7. По окончании суммирования код с выхода десятираэрядного параллельного сумматора 7 переписывается с помощью внешнего управляющего сигнала но второй регистр 8. Одновременно в третий регистр 10 записываются значения кода второй поправки с выхода второго преобразователя 9 кода, а также необходимые для окончательного формирования мантиссы логарифма значения старшего разряда х кода х и сигнал f4. После этого но втором сумматоре 11 суммированием содержимого второго и третьего регистров осуществляется окончательное формирование кода мантиссы.

Изобретение йоэволяет сохранить частоту ввода логарифмируемых чисел и повысить точность вычисления логарифма, не ухудшая при этом быстродействия устройства.

Формула изобретения

1. Устройство для вычисления логаРифма, содержащее блок управления, блок сдвига, первый сумматор, дешифратор, и шифратор, причем выходы шифратора соединены с выходами порядка логарифма устройства, входы шифратора соединены с выходами блока управления, входы устройства подключены к входам блока управления и первой группе входов блока сдвига, о т л и ч а ю щ е е с я тем, что, с целью повышения точности вычислений, оно содержит второй сумматор, три регистра, одиннадцативходовые первый и второй преобразователи кода, причем управляющие входы регистров соединены с входами управления устройства, информационные входы с первого по десятый первого регистра подключены к соответствующим выходам блока сдвига, выходы первого регистра подключены к входам соответствующих разрядов перной группы первого сумматора, выходы с первого по восьмой третьего регистра соединены соответственно с восьмого

10 по первый разрядными входами первой группы второго сумматора, входы девятого и десятого разрядов первой группы которого соединены с входом переноса младшего разряда и входом управления устройства, выходы с первого по десятый второго сумматора являются выходами устройства, входы разрядов второй группы второго сумматора соединены соответственно с выходами разрядов второго регистра, входы разрядов которого соединены с соответствующими выходами разрядов первого сумматора, входы с первого по восьмой разрядов второй группы которого соединены соответственно с выходами с восьмого по первый первого преобразователя кода, первый выход первого регистра соединен также с вторым входом дешифратора, входом переноса младшего разряда первого сумматора, первым и четвертым входами третьего регистра и первыми входами первого и второго преобразователей кода, второй выход первого регистра соединен с первым входом дешифратора и одиннадцатым входом второго преобразователя кода, третий и четвертый выходы первого регистра соединены с вторым и третьими входами каждого преобразователя кода, пятый выход первого регистра соединен с четвертым входом первого пре.образователя.кода, шестой, седьмой и восьмой выходы первого регистра и первый выход дешифратора соединены соответственно с пятым, шестым, седьмым и восьмым входами первого преобразователя кода, второй и третий выходы дешифратора соединены с одиннадцатым и девятым входами первого преобразователя кода и восьмым и девятым входами второго преобразователя кода, четвертый выход дешифратора соединен с десятыми входами преобразователей кода и вторым и третьим входами третьего регистра, пятый, шестой, седьмой и восьмой входы ксторого соединены с первым, вторым, третьим и четвертым выходами второго преобразователя кода.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что первый преобразователь кода содержит два элемента НЕ, элемент ИЛИ, элемент И, элемент 2И-ИЛИ, четыре элемента

ЗИ-ИЛИ и восьмираэрядный сумматор по модулю два, причем входы с первого по шестой первого элемента

ЗИ-ИЛИ подключены соответственно к выходу первого элемента НЕ, четвертому, шестому, девятому, седьмому и десятому входам преобразователя кода, вход первого элемента НЕ соединен с первым входом преобразователя кода, входы с первого по шестой второго элемента ЗИ-ИЛИ подключены соответственно к выходу первого элемента НЕ, третьему, восьмому, девятому, шестому и десятому входам преобразователя кода, входы с первого по пятый третьего элемента

ЗИ-ИЛИ подключены соответственно к второму, десятому, четвертому, девятому и десятому входам преобразователя кода, входы с первого по пятый четвертого элемента ЗИ-ИЛИ подключены соответственно к выходу элемента ИЛИ, четвертому, одиннадцатому, третьему и девятому входам преобразователя кода, входы элемента ИЛИ подключены соответственно к восьмому и десятому входам преобразователя кода, входы с первого по четвертый элемента 2И-ИЛИ подключены соответствен15 но к выходу элемента ИЛИ, второму, девятому и второму входам преобразователя кода, входы элемента И подключены соответственно к второму входу преобразователя кода и выходу

Щ элемента ИЛИ, вход второго элемента

ЙЕ соединен с восьмым входом преобразователя кода, первая группа входов с первого по восьмой восьмиразрядного сумматора по модулю два подключены к первому входу преобразователя кода, вторая группа входов с первого по восьмой восьмиразрядного сумматора по модулю два подключены соответственно к десятому входу преобразователя кода, выходу второго элемента НЕ, выходу элемента И, выходу элемента 2И-ИЛИ, выходу четвертого элемента ЗИ-ИЛИ, выходу третьего элемента ЗИ-ИЛИ, выходу второго элемента ЗИ-ИЛИ и выходу первого ! элемента ЗИ-ИЛИ, выходы разрядов с первого по восьмой сумматора по модулю два соединены с соответствующими выходами первого преобразователя кода.

40 3. Устройство по п.1, о т л ич а ю щ е е с я тем, что второй преобразователь кода содержит три элемента НЕ, пять элементов И, элемент

2И-ИЛИ, элемент ЗИ-ИЛИ и два эле4 мента ЙЛИ, причем входы элементов НЕ подключены соответственно к седьмому, второму и четвертому входам второго преобразователя, входы с первого по. четвертый элемента 2И-ИЛИ подключены соответственно к шестому, седьмому и третьему входам второго преобразователя кода и выходу первого элемента НЕ, входы с первого по шестой элементы ЗИ-ИЛИ соединены соответственно с пятым, седьмым, вторым и десятым входами второго преобразователя кода, выходом элемента ИЛИ и выходом второго элемента НЕ, первый и второй входы первого элемента И соединены соответственно с выходом

Щ третьего элемента НЕ и седьмым входом второго преобразователя кода, входы второго элемента И соединены соответственно с одиннадцатым и девятым входами второго преобразоватеЯ ля кода, входы третьего элемента И

849210

Фиг. 7 соединены с четвертым и седьмым вхо- дами второго преобразователя кода, входы четвертого элемента И соединены с первым и девятым входами второго преобразователя кода, входы первого элемента ИЛИ соединены с выходом йервого элемента И, восьмым входом второго преобразователя кода, выходом второго и выходом третьего элементов И, входы второго элемента ИЛИ соединены с выходами третьего и четвертого элементов И и десятым входом второго преобразователя кода, выходы

Код монмисЪ| догори@ма элементов 2И-ИЛИ, ЗИ-ИЛИ, первого и второго элементов ИЛИ соединены соответственно с выходами с первого по четвертыЦ второго преобразователя кода.

Ф

Источники информации, принятые во внимание при экспертизе

1.. Авторское свидетельство СССР

В 590733, кл. С. 06 F 7/38, 1978. .2. Авторское свидетельство СССР

9 448459, кл.. G 06 F 7/38, 1974 (прототип).