Адаптер канал-канал

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (51)М. Кл з

G 06 F 3/04 (22) Заявлено .291079 (21) 2853114/18 "24 с присоединением заявки ¹â€” (23) Приоритет

Государствеииый комитет

ССС P

IIo делам изобретений. и открытий

Опубликовано 300781. Бюллетень ¹ 28 (53) УДК 681.3 (088. 8) Дата опубликования описания 300781 (72) Авторы изобретения

В. А. Исае нко, В. A. Калиничев, В. М. Т и В. И. Цуранич (71) Заявитель (54 ) АДАПТЕР КАНАЛ-KAHMI

Изобретение относится к вычислительной технике и может использовать- ся как системное устройство для .связи цифровых вычислительных машин (ЦВМ) в многомашинном вычислительном комплексе.

Наиболее близким к предлагаемому по технической сущности является адаптер канал-канал ЕС4060, состоящий из буферного регистра, входами и выходами подключенного к двум идентичным блокам связи с каналом, каждый из которых обслуживает канал, подключенный к нему через интерфейс ввода-вывода. Каждый блок связи с каналом содержит узел входных сигналов, регистр каканд, дешифратор команд, регистр адреса, узел сравнения адресов, узел управления, узел выходных сигналов и регистр байта состояния)ф

Однако такое устройство обладает низкой разрешающей способностью диагностики и локализации неисправностей.

О его работоспособности можно судить только по результату передачи через него байтов данных и байтов состояния, которые после передачи их в

ОЭУ доступны программе и оператору.

Такая проверка не позволяет проиэводить диагностику и лок.ализацию неисправности с требуемой точностью, Цель изобретения — повышение надежности устройства.

Поставленная цель достигается тем, что адаптер канал-канал, содержащий два полуадаптера, каждый из которых содержит регистр команд, дешифратор команд, регистр адреса, блок сравнеО ния адресов, блок управления, блок сопряжения с вычислительной машиной, регистр байта состояния, буферный регистр, блок синхронизации, причем информационный вход .полуадаптера со15 едкнен со входом ре гистра команд н первым входом блока сравнения адресов, второй вход которого подключен к выходу регистра адреса, а выход блока сравнения адресов соединен

20 с первым входом блока управления, второй вход которого подключен к выходу дешифратора команд . выход которого подключен к .выходу регистра команд, управляющий вход полуадаптера соединен с третьим входом блока управления, первый выход которого соединен с управляющим выходом полуадаптера, а второй, третий и четвертый выходы, блока управления соединены со30 ответственно.с первым входом блока со851391 пряжения с вычислительной машиной, первым входом буферного регистра и со входом регистра байта состояния, выход которого соединен со вторым входом блока сопряжения с вычислительной машиной, выход которого соединен с информационньии выходом полуадаптера, третий вход блока сопряжения с вычислительной машиной подключен к выходу регистра адреса, пятый, выход блока управления первого полуадаптера соединен с третьим входом блока управления второго полуыдаптера, пятый выход блока управления второго полуадаптера соединен с третьим входом блока управления первого полуадаптера, выход буферного регистра первого полуа аптера соединен с четвертым входом блока сопряжения с вычислительной машиной второго полуадаптера, а выход буферного регистра второго полуадаптера соединен с чет-.. вертым входом блока сопряжения с вычислительной машиной первого полу адаптера, в каждый полуадаптер дополнительно введены коммутатор, блок фиксации переходов, блок передачи диагностической информации и элемент

И, первый вход которого подключен к выходу блока синхронизации, а выход к пятому входу блока управления, шестой выход которого соединен с первым входом блока фиксации переходов, выход которого соединен со вторым входом элемента И и с первым входом блока передачи диагностической информации, второй и третий входы которого подключены соответственно к выходу дешифратора команд и к выходу блока синхронизации, первый, второй и третий выходы блока передачи диагностической информации подключены соответственно к первому входу буферного регистра, ко второму входу блока фиксации переходов и к первому входу коммутатора, второй, третий и четвертый входы которого подключены соответст венно к информационному входу полуадаптера, к первому и седьмому выходам блока управления, выход коммутатора соединен со вторым входом буферного регистра, четвертый вход и четвертый выход блока передачи диагностической информации первого полуадаптера соединены соответственно с четвертым выходом и четвертым входом блока передачи диагностической информации второго полуадаптера.

Поставленная цель достигается также тем, что блок фиксации переходов содержит и НЕ, 2п триггеров и элемент ИЛИ, выход которого является выходом блока, а I ûé вход элемента ИЛИ (i 1,..., 2n) подключе,н к выходу 1 -триггера, первый вход блока подключен к установочным входам 2п триггеров, второй вход блока соединен со счетными входами первых и триггеров и со входами и элементов

10 I5

НЕ, выход j-го элемента HE (j = I,...

In), подключен к счетному входу (и +

e j )-ro триггера, а также тем, что блок передачи диагностической информации содержит элемент И, счетчик, дешифратор, триггер, генератор одиночных импульсов, элемент ИЛИ, причем первый, второй, третий, четвертый входы блока соединены соответственно с первым входом элемента И, со вторым входом элемента И и с первым входом элемента ИЛИ, с третьим входом элемента И, с первым входом триггера и с четвертым входом элемента И, выход которого соединен со входом счетчика, выход которого соединен со входом дешифратора, первый и второй выходы которого являются первым и третьим выходами блока, а третий выход дешифратора соединен со вторым входом триггера, прямой выход которого является четвертым выходом блока, а инверсный выход соединен с пятым входом элемента И н со входом генератора одиночных импульсов, выход которого подключен ко второму входу элемента ИЛИ, выход которого является вторым выходом блока.

На фиг. 1 приведена функциональная схема предлагаемого адаптера; на фиг. 2 — функциональная схема блока фиксации переходов; на фиг. 3 — функциональная схема одного из возможных вариантов блока передачи диагностической информации; на фиг. 4 — блоксхема блока управления.

Адаптер канал-канал состоит из двух идентичных полуадаптеров 1 и 2, каждый из которых содержит вход 3, регистр 4 команд, дешифратор 5 команд, регистр б адреса, блок 7 сравнения адресов, блок 8 управления, блок 9 сопряжения с ЭВМ, регистр 10 байта состояния, буферный 11 регистр, блок 12 синхронизации, коммутатор 13, элемент И 14, блок 15 фиксации переходов, который состоит из элемента

ИЛИ 1б и группы каналов, число которых равно числу элементов памяти узла управления, причем каждый канал содержит элемент НЕ 17; и два триггера 18; и 18„., где i = 1 n — номер канала. В состав каждого полуадаптера входит также блок 19 передачи диагностической информации, состоящий из элемента И 20, счетчика 21, дешифратора 22, триггера 231 генератора

24 одиночных импульсов, элемента

ИЛИ 25. Блок 19 передачи диагностической информации соединен с узлами адаптера входными шинами управления

26-29 и выходными шинами управления

30-33. Выходные сигналы триггеров блока 8 управления поступают на вход блока 15 фиксации переходов по шине

34. Адаптер связан с сопрягаемыми каналами с помощью информационных линий каналов 35 и 36, управляющих линий каналов 37 и 38, информационных

851391 линий абонентов 39 и 40 и управляющих линий абонентов 41 и. 42.

В адаптере канал-канал предусмотрено два режима работы: РАБОТА и

КОНТРОЛЬ. Режим работы задается с помощью указателя (разряда) в формате команды обмена. Если этот разряд

5 равен нулю, команда выполняется в режиме РАБОТА, если единице — в режиме КОНТРОЛЬ.

Блок управления (фиг. 4), представляющий собой синхронный цифровой автомат, вырабатывает функциональные сигналы, обеспечивающие работу адаптера в соответствии с заложенным алгоритмом и входными сигналами, поступакщими с выхода дешифратора 5 команд, блока 7 сравнения адресов, блока 8 управления другого полуадаптера и управляющими сигналами канала, поступающими по линиям 37 и 38.

Блок 8 управления содержит, напри- 20 мер, счетчик 43 и дешифратор 44.

Переход блока управления иэ одного состояния в другое происходит по фронту синхросигналов, вырабатываемых блоком 12. В режиме РАБОТА сигнал на шине 29 равен единице и синхросигналы поступают на вход блока 8 управления через элемент И 14. Сигналы со- . пряжения с другим.полуадаптером, формируемые блоком 8 управления на шине

28, поступают (кроме блока управления другого полуадаптера) на вход блока

19 передачи диагностической информации другого полуадаптера. Однако в режиме РАБОТА блок 19 не реагирует на эти сигналы и не выдает выходных сигналов.

В режиме КОНТРОЛЬ адаптер работает следующим образом.

Канал (например, канал 1 при проверке второго полуадаптера) выбирает 40 адаптер и вводит команду СЧИТАТЬ, после чего первый полуадаптер выдает сигнал ожидания согласования (ОЖ, СОГЛ) по шине 31 в блок 8 управления второГо полуадаптера. По этому сигналу второй полуадаптер передается в канал 2 байт состояния с указателем ВНИМАНИЕ. При этом его блок

8 управления изменяет состояние, что приводит к записи единицы хотя бы в один иэ триггеров 18 блока 15. Пусть изменение состояния этих триггеров происходит по положительному фронту сигнала на счетном входе. Тогда состояние первого триггера изменяется при переходе из нуля в единицу, а второго — из единицы в ноль сигнала на выходе соответствующего элемента памяти узла управления. Таким образом, при любом изменении состояния блока

8 управления (состояния элементов ф() памяти узла управления) на выходе элемента ИЛИ 16, вырабатывается сиг» нал, запрещающий прохождение синхроимпульсов через элемент И 14 и разрешающий прохождение синхросигналов на счетный вход счетчика 21 через элемент И 20 (сигналы КОНТРОЛЬ и

ОЖ СОГЛ на шинах 26 и 31 равны единице). Счетчик 21 представляет собой последовательный двоичный двухраз— рядный счетчик. В исходном состоянии счетчика 21 на выходах дешифратора 22 сигналы не вырабатываются.

По положительному фронту сигнала на счетном входе счетчик.. 21 начинает изменять. свои состояния. В первом и во втором состояниях вырабатывается сигнал на шине 32, разрешающий прохождение диагностической .информации

Через коммутатор 13 на вход буферного регистра. Во втором состоянии счетчика на шине 30 вырабатывается сигнал записи в буферный регистр 11, по которому диагностическая информация заносится в буферный регистр. В третьем состоянии счетчика вырабатывается сигнал, устанавливакщий в единицу триггер 23. Сигнал с прямого выхода этого триггера поступает в блок управления первого полуадаптера, по которому последний считывает информацию с буферного регистра второго (проверяемого) полуадаптера и передает ее в канал. Сиг нал с инверсного выхода триггера 23 запрещает прохождение синхросигналов через элемент

И 20.

После окончания цикла передачи диагностической информации в канал второй полуадаптер выдает сигнал ГОТ СМ по шине 31, который сбрасывает триггер 23. По следующему синхросигналу счетчик 21 возвращается в исходное состояние. При переходе триггера из единицы в нуль на выходе генератора

24 одиночных импульсов вырабатывается сигнал, по которому сбрасываются триггеры блока фиксации переходов 15 и на шине 29 вырабатывается сигнал, разрешающий прохождение синхроимпульсов на вход блока управления контролируемого полуадапт ера и запрещающий прохождение синхросигналов на вход счетчика 21. В режиме РАБОТА по сигналу КОНТРОЛЬ на шине 26 вырабатывается сигнал на выходе элемента ИЛИ

25, удерживающий триггеры блока 15 в нулевом состоянии.

Проверка первого полуадаптера производится айалогично. При этом канал 2 выбирает второй полуадаптер, вводят-команду СЧИТАТЬ, а в первом олуадаптере вводится команда, правильность выполнения которой необходимо проверить.

На основании фиэического или программного моделирования составляется словарь неисправностей, в котором каждой неисправности ставится в соответствие полученная от полуадаптера диагностическая информация.

Предлагаемое устройство обеспечивает локализацию места неисправности с точностью до 2 сменных узлов и поз851391 воляет на 1-3 порядка по сравнению с известным сократить время поиска неис прав нос те и . кой информации, второй и третий входы которого подключены соответственно к выходу дешнфратора команд и к выходу блока синхронизации, первый, второй и третий выходы блока передачи диагностической информации подключены соответственно к первому входу буферного регистра, ко второму входу блока фиксации переходов и к первому входу коммутатора, второй, третий и четвертый входы которого подключены соответственно к информационному входу полуадаптера, к первому и седьмому выходам блока управления, выход коммутатора соединен со вторым входом буферного регистра, четвертый вход и четвертый выход блока передачи диагностической информации первого полуадаптера соединены соответственно с четвертым выходом и четвертым входом блока передачи диагностической информации второго полуадаптера.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что.блок фикса-: ции переходов содержит и элементов

НЕ, 2п триггеров и элемент ИЛИ, выход которого является выходом блока, а i-ый вход элемента ИЛИ (i = 1,...,2п) подключен к выходу i-го триггера, первый вход блока подключен к установочным входам 2п триггеров, второй вход блока соединен со счетными входами первых и триггеров и со входами п элементов НЕ, выход j-ro элемента НЕ (j = 1,...,n) подключен к счетному входу (n + j)-го триггера.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем; что блок пе- редачи диагностической информации содержит элемент И, счетчик, дешифратор, триггер, генератор одиночных импульсов, элемент ИЛИ, причем первый, второй, третий, четвертый входы блока соединены соответственно с первым входом элемента И,. со вторым входом элемента И и с первым входом элемента ИЛИ, с третьим входом элемента

И, с первым входом триггера и с четвертым входом элемента И, выход которого соединен,со входом дешифратора, первый и,второй выходы которого являются первьм и третьим выходами блоica, а третий выход дешифратора соединен со вторым входом триггера, прямой выход которого является четвертым выходом блока, а инверсный выход соединен с пятым входом элемента И и со входом генератора одиночных импульсов, выход которого подключен ко второму входу элемента ИЛИ, выход которого является вторым выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Антонов В. С.,Соловьев С. П. и др. Электронная вычислительная машина ЕС-1050. — "Статистика", 1976, с. 185-190.

Формула изобретения

1. Адаптер канал-канал, содержащий два полуадаптера, каждый из которых содержит регистр команд, дешифратор команд, регистр адреса, блок сравнения адресов, блок управления, блок сопряжения с вычислительной машиной, регистр байта состояния, буферный регистр, блок синхронизации, причем информационный вход полуадаптера соединен со входом регистра команд и первым входом блока сравнения адресов, второй вход которого подключен к выходу регистра адреса, а выход блока сравнения адресов соединен с первым входом блока управления, второй вход которого подключен к выходу дешифратора команд, выход которого подключен к выходу регистра команц, управляющий вход полуадаптера соедиt0

20 нен с третьим входом блока управления,25 первый выход которого соединен с управляющим выходом полуадаптера, а второй, третий и четвертый выходы блока управления соединены соответственно с первым входом блока сопряжения с вычислительной машиной, первым входом буферного регистра и со входом регистра байта состояния, выход которого соединен со вторым входом блока сопряжения с вычислительной машиной, выход которого соединен с информационным выходом полуадаптера, третий вход блока сопряжения с вычислительной машиной подключен к выходу регистра адреса, пятый выход блока. управления первого полуадантера соединен 40 с третьим входом блока управления второго полуадаптера, пятый выход блока управления второго полуадаптера соединен с третьим входом блока управления первого полуадаптера, 45 выход буферного регистра первого полуадаптера соединен с четвертым входом блока сопряжения с вычислительной машиной второго полуадаптера, а выход буферного регистра второго по- О луадаптера соединен с четвертым входом блока сопряжения с вычислительной машиной первого полуадаптера, отличающийся тем, что, с целью повышения надежности, в каждый полуадаптер введены коммутатор, блок фиксации переходов, блок пере.дачи диагностической информации и элемент И, первый вход которого под-" ключен к выходу блока синхронизации, а выход - к пятому входу блока уп- dO равления, шестой выход которого соединен с первым входом блока фиквации переходов, выход которого соединен со вторым входом элемента И и с первым входом блока передачи диагностичес851391 фиг, 3 (Й/г ф

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6 357/68 филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Составитель Е. Аедоиицкий

Редактор Н .. Безродная Техред А. Савка Корректор С. Р омак