Устройство для распределения заявок по процессорам

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТИЛЬСТВУ

Союз Севетскик

Сециапистнческих

Рвсеублнк (61) Дополнительное к авт. сеид-ву (22) Заявлено 27.12.79 (21) 2894475/18-24 Ю) М. К>.

G Об F ° 9/46 с присоединением заявки М (23) Приоритет

Государственный комитет

СССР по дедам изобретений н открытий

Опубликовано2309.81. Бюллетень Н9 35 (53) УДК б81. 325 (088;8)

Дата опубликования описания 23. 09. 81 (72) Авторы изобретения

A.È.3àõàðoâ, .В.И.Борисов, В.В.Ковалев и В.Я.Яцук (71) Заявитель (54 ) УСТРОИСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАЯВОК

ПО ПРОЦЕССОРАМ

Изобретение относится к вычислительной технике и может найти применение в многопроцессорных вычислительных системах (ИВС)..

Известно устройство управления обменом, содержащее регистр готовности процессоров, группа выходов которого подключена к первой группе входов узла управления, а первая группа входов - к первой группе входов устройства, вторая группа входов которого соединена со второй группой входов узла управления, соединенного первым входом с выходом элемента ИЛИ (1). недостатком этого устройства явля- 15 ется низкое быстродействие и ограниченные функциональные возможности, проявляющиеся в отсутствии возможности организации обмена одновременно между несколькими процессорами. 20

Наиболее близким к предлагаемому является устройство для распределения заданий процессорам, которое содержит регистр готовности-процессоров, соединенный со входами групп элементов И и блока управления, первый выход которого подключен к управляющему входу регистра сдвига, при этом регистр сдвига через группы элементов И подключен к входам процессоров, а че- 30 рез процессоры и элементы ИЛИ вЂ” к регистру готовности и, соответственно, к управляющим входам регистра сдвига, выходы которого через схему ИЛИ подключены к управляющему входу блока управления (2), Недостаток этого устройства состоит в высокой вероятности потери заявки на решение задачи, вызванной отказом устройства от выполнения зад дания, если число свободных процессоров меньше количества потребных.

Кроме тога, устройство имеет ограниченные функциональные возможности, проявляющиеся в невозможности организации очереди заданий.

Цель изобретения — расширение функциональных возможностей за счет обслуживания заявки независимо от чис- . ла свободных процессоров и уменьшение вероятности потери заявок на решение задачи.

Цель достигается тем, что в устройство для распределения заявок по процессорам, содержащее регистр готовности процессоров, группа выходов которого соединена с группой информационных входов блока управления и с первыми входами элементов И первой группы, вторые входы которых соедине866560 ны с группой выходов регистра сдвига и с группой входов элемента ИЛИ, выход которого соединен с управляющим входом блока управления, первый выход которого соединен с управляющим входом регистра сдвига, вход сброса .которого соединен с выходом блока элементов ИЛК и с входом сброса ре» гистра готовности процессоров, группа информационных входов которого соединена с выходами процессоров группы, входы которых соединены с вы- .(О ходами элементов И первой группы и с входами элементов ИЛИ,. введены группа регистров хранения, вторая rpynna элементов И и элемент И, причем группа информационных входов первого ре- 15 гистра хранения группы является группой входов заявок устройства, управляющий вход каждого регистра хранения группы соединен q выходом соответствующего элемента И второй группы,,2О группа информационных выходов каждого регистра хранения группы, кроме последнего, соединена с группой информационных входов последующего регистра хранения группы, первая и вторая группы разрядных выходов последнего регистра хранения группы соединены соответственно с третьими входами элементов И первой группы и с группой информационных входов регистра сдвига, вход сдвига которого соединен с выко- ЗО дом элемента И,первый вход которого ,соединен с выходом старшего разряда

1 .группы выходов регистра сдвига, второй вход элемента И соединен с выходом элемента ИЛИ и с первыми входамн эле- З5 ментов И второй группы, второй вход каждого элемента И второй группы, кроме последнего, соединен с выходом последующего элемента И этой группы, второй вход последнего элемента И 4р второй группы соединен со вторым выходом блока управления.

На фиг.l представлена структурная схема устройства; на фиг.2 — структурная схема блока управления.

Устройство содержит группу регистров 1 хранения, вторую группу элемен-. тов И 2, элемент И 3, регистр 4 сдвига элемент ИЛИ 5, первую группу зле| |

50 ментов И 6| блок элементов ИЛИ 7, группу процессоров 8, регистр 9 готовности .роцессоров, блок 10 управ" ления, группу входов ll устройства.

Блок управления содержит элемент

ИЛИ 12, элемент И 13 и элемент ИЛИ 14.55

Реализация блока 10 управления зависит or числа процессоров, так как выходы регистра 9 готовности процессоров являются его входами.

В общем случае реализация блока 10 bp представляет собой автомат без памяти на n + 1 входов (n - число процессоров и q — - управляющий вход от элемента ИЛИ 5) и на два выхода (у, и у ). 65

Устройство работает следующим об | разом, Ha rpynny входов устройства 11 поступают заявки на решение задачи, которые вырабатываются планирующей системой. Заявка содержит,код номера задачи, которую надо решить, и код потребного ддя решения числа процес» соров. Код числа процессоров првдс тавляется B виде соответствующего числа разрядных единиц регистра хранания, Заявка первоначально поступает на первый регистр 1 хранения группы, а затем последовательно переписывает" ся на следующий свободный ре"истр.

Если к моменту прихода заявки все регистры хранения груцпы,заняты, заявка сохраняется на входах в устройство.

Пусть в некоторый момент времени завершилось обслуживание заявки на решение. По сигналам блока 10 управления с последующего регистра 1 хранения группы код потребного числа . процессоров переписывается на регистр

4 сдвига, а код номера задачи поступает на групповые входы элементов И б группы. На выходах элементов б группы номер задачи будет появляться только в том случае, если соответствующий процессор 8 группы свободен, о.чем сигнализирует единица в соответствующем разряде регистра 9, и если данный процессор 8 группы требуется для решения задачи, о чем сигнализирует единица в соответствующем разряде регистра 4 сдвига.

Код номера задачи передается в процессоры 8 группы для исполнения, а через блок элементов ИЛИ 7 обнуляет соответствующие разряды регистра 9 и регистра 4 сдвига.

Если число назначенных процессоров меньше требуемого числа, не все разряды регистра 4 сдвига обнулены, на выходе элементов ИЛК 5 существует единичный сигнал, который открывает элемент И 3 и разрешает блоку 10 управления подать на регистр 4 сдвига очередной импульс, сдвигающий его содержимое на один разряд. Процесс циклического сдвига продолжается до тех пор, пока не будет назначено требуемое число процессоров. В этом случае нулевой сигнал с выхода элемента ИЛИ 5 закрывает цепь циклического сдвига, сообщает блоку 10 управления о завершении обслуживания заявки, происходит сдвиг очереди заявок на регистрах 1 хранения группы. Цикл работы устройства повторяется.

Таким образом, устройствО ддя раСпределения заявок по процессорам, ко-. торое дополнительно снабжено элемен-том И, регистрами хранения и второй группой элементов И с соответствующими формуле изобретения связями, обеспечивает полное обслуживание заявок путем одновременного назначения про86656С

6 цессоров, при этом цель изобретения достигается организацией очереди хранения заявок и возможностью обслуживания заявки независимо от числа свободных процессоров.

Формула изобретения

Устройство для распределения зая- lO вок по процессорам, содержащее регистр готовности процессоров, группа выходов которого соединена с группой ин. формационных входов блока управления

;и с первыми входами элементов И пер- 15 вой группы, вторые входы которых соединены с группой выходов регистров сдвига и с группой входов элемента

ИЛИ, выход которого соединен с управляющим входом блока управления, пер- рО вый выход которого соединен с управляющим входом регистра сдвига, вход сброса которого соединен с выходом блока элементов ИЛИ и с входом сбро-, са регистра готовности процессоров, группа информационных входов .которого соединена с выходами процессоров группы, входы которых соединены с выходами элементов И первой группы и с входами блока элементов ИЛИ, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обслуживания заявки независимо от числа свободных процессоров, в него введены группа регистров хранения, втэрая группа элементов И и элемент И, причем группа информационных входов nepsoro регистра хранения груп является группой входов заявок уатройства, управляющий вход каждого регистра хранения группы соединен с выходом соответствующего эле.мента И второй группы, группа инфор-, мационных выходов каждого регистра хранения группы, кроме последнего, соединена с группой информационных входов последующего регистра хранения группы, первая и вторая группы разрядных выходов последнего регистра хранения группы соединены соответственно с третьими входами элементов И первой группы и с группой ин" формационных входов регистра сдвига, вход сдвига которого соединен с выхо-: дом элемента H,ïåðâûé вход которого соединен с выходом старшего разряда

;группы выходец регистра сдвига, второй

1 вход элемента И соединен с выходом элемента ИЛИ и с первымн входами элементов И второй группы, второй вход каждого элемента И второй группы, кроме последнего, соединен с выходом йоследующего элемента И этой группы, второй вход последнего элемента И второй группы соединен со вторым выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторсксе свидетельство СССР

М 474006, кл. 0 06 F 9/00, 197 2.

2. Авторское свидетельство СССР

В 629538, кл. С 06 Р 9/00, 1977 (про тотип).

866560

r„

"ю

У1

Tmpaa 748 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, рсква, Ж-35, Раумская наб., д. 4/5

Эакаэ 8079/71 филиал ППП. Патент, г. Ултород, ул. Проектная, 4

Составитель Г. Пономарева

Редактор А.Шандор Техред A. Бабинец КорректорГ.Назарова