Устройство для исправления ошибок в блоках памяти

 

ОП КСАН ИЕ

ИЗОБРЕТЕН ИЯ

Союз Советскик

Социалистическик

Республик ц 868842 (72) -Авторы изобретения

Г. В. Зайцев и Н. В. Сема (7! ) Заявитель (54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК В БЛОКАХ ПАМЯТИ

Изобретение относится к запоминающим устройствам и может быть использовано для исправления ошибок в блоках памяти, т.е. как средство обеспечения работоспособности блока памяти, 5 содержащего дефектные запоминающие элементы.

Под дефектами понимаются неисправности элементов памяти, проявляющиеся в том, что по определенным адресам, в определенных (дефектных) разрядах блока памяти, вместо любого из двоичных символов "О" и "1", может надежно храниться или только "0", или толь"1".

Известно устройство для исправления ошибок в блоках памяти позволя-. ющее компенсировать дефекты в одном произвольном разряде ячейки памяти )l ).

Недостатком этого устройства являются ограниченные функциональные возможности.

Наиболее близким к предлагаемому является устройство, содержащее преобразователь контрольных символов в вектор компенсации дефектов и компенсатор дефектов P2).

Недостатком этого устройства является то, что при использовании его для компенсации произвольных дефектов в блоках, объединяющих несколько разрядов памяти, при числе дефектных блоков более одного, число добавляемых к памяти контрольных разрядов существенно больше максимального числа дефектных разрядов в слое памяти, так что полное использование емкости исправных элементов памяти недостижимо.

Указанные обстоятельства увеличивают аппаратурные затраты, снижают надежность и быстродействие устройства.

Цель изобретения — повышение быстродействия и надежности устройства для случая, когда максимальное число

8842 4 где 0 и 1 — нулевая единичная (диатонапьная) матрица порядка Ь, а Т.

1 матрица такого же порядка, получаемая из исходной матрицы размера (b+I ) õb.

0 0 ... О

3 86 дефектных блоков памяти в слове t=2 и число информационных блоков памяти

1в Е Ь, где число b+! — простое.

Поставленная цель достигается тем, что в устройстве для исправления оши- бок в блоках памяти, содержащем первую, вторую и третью группы сумматоров по модулю два, причем одни из входов сумматоров по модулю два первой группы являются информационными вхо- r0 дами устройства, а выходы сумматоров по модулю два третьей группы — выходами устройства, входы сумматоров по модулю два второй группы подключены к контрольным входам устройства, .другие входы сумматоров по модулю два (первой группы соединены с соответствующими контрольными и управляющим входами устройства, одни из входов сумматоров по модулю два третьей группы подключены к выходам сумматоров по модулю два первой группы, а другие— к выходам сумматоров по модулю два второй группы.

На фиг. 1 изображена блок-схема устройства (для случая m-- b =4); на фиг. 2 — порождающая матрица векторов компенсации дефектов для этого устройства.

Устройство содержит (фиг. 1) Ь ° 2m+

+1) одинаковых двухвходовых сумматоров 1 по модулю два, которые разделены на первую группу 2, содержащую

Ып сумматоров 1, вторую группу 3 из

Ь сумматоров 1 и третью группу 4 из

bm сумматоров 1. 1(аждый из сумматоров 1 групп 2 и 4 соответствует одному информационному разряду памяти, каждый из сумматоров 1 группы 3 соответствует двум контрольным разрядам с одинаковыми порядковыми номерами в двух контрольных блоках памяти (на фиг. 1 не показаны), Одни из входов сумматоров группы 2 являются инфорА мационными входами устройства 5.

Входы сумматоров 1 группы 3 подключены к контрольным входам устройства 6 и 7. Другие входы сумматоров 1 групцы .2 соединены со входами 7 и управляющим входом 8, на который подается сигнал, 0". Одни из входов сумматоров 1 группы 4 подключены к выходам сумматоров 1 группы 2, а другие — к выходам сумматоров 1 группы 3.

Действие устройства основано на том, что устройство соответствует дво ичной матрице вида:

55 циклической перестановкой строк и отбрасывания последней строки, которая не должна быть нулевой. Если Ь и (+! простое число, любая пара подматриц образует матрицу ранга 2 b, т. е. матрицу, все 2Ь строк и 2Ь столбцов которой линейно независимы. Поэтому линейные комбинации (поразрядные суммы по модулю два) строк приведенной матрицы порождают все векторы,, необходимые для компенсации произвольных дефектов в любых двух из а +2 -Ь-разрядных блоков памяти. Порождающая матрица векторов компенсации дефектов для устройства изображена на фиг. 2.

При записи информации в блоки памяти для согласования с дефектами, к исходному слову, содержащему нули в контрольных разрядах, поразрядно добавляется вектор компенсации дефектов, представленный суммой определенных строк матрицы. Задачей предлагаемого устройства является восстановление исходного слова при считывании.

Это достигается путем восстановления вектора компенсации дефектов по содержанию контрольных разрядов и поразрядного сложения его с информационной частью считанного слова; контрольным блокам памяти соответствуют две последние подматрицы (на фиг. 2 отделены вертикальной линией).

Устройство работает следующим образом.

Двоичные сигналы, считанные с информационных и контрольных разрядов памяти, поступают на входы устройства 5, 6 и 7. На выходах сумматоров группы 2 образуется поразрядная сумма информационных частей считанного из памяти слова и составляющих вектора компенсации дефектов из нижней половины матрицы. В сумматорах 1 третьей группы 4 к этой сумме добавляется поразрядная сумма составляющих вектора компенсации дефектов из верхней половины матрицы. В результате на выходах устройства образуется поразрядная

86884 умма информационной части считанного слова со всеми составляющими вектора компенсации дефектов, т.е. восстанавливается исходное слово.

В предлагаемом устройстве одинаковое запаздывание всех сигналов, равное времени прохождения сигнала через два последовательных двухвходовык сумматора, достигается при построении устройства иэ b(2m+1) таких сумматоров. 10

Использование предлагаемого изобретения наиболее целесообразно в памяти с преобладанием режима считывания, построенной из полупроводниковых lS интегральных запоминающих элементов, сохраняющих информацию при отключении питания.

Формула изобретения

Устройство для исправления ошибок в блоках памяти, содержащее первую, вторую и третью группы сумматоров по модулю два, причем одни из входов

2 6 сумматоров по модулю два первой группы являются информационными входами устройства, а выходы сумматоров по модулю два третьей группы — выходами устройства, q т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и надежности устройства, входы сумматоров-по модулю два второй группы подключены к контрольным входам устройства, другие входы сумматоров по модулю два первой группы соединены с соответствующими контрольными и управляющими входами устройства, одни из входов сумматоров по модулю два третьей группы подключены к выходам . сумматоров по модулю два первой группы, а другие — к выходам сумматоров по модулю два второй группы.

Источники информации, принятые во внимание при экспертизе

l. Патент США М 3768071, кл. G 11 С 29/00, 235-153, опублик. 1973.

2. Авторское свидетельство СССР

11 556501, кл. G ll С 29/00, 1975 (прототип).

868842 ог. 2

Составитель Н. Рудаков

Редактор Е. Спиридонова Техред С.Мигунова Корректор С. Яекмар

Заказ 8340/75 Тираж 648 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва 5 — 35 Рарпская наб.д. д. 4/5

Филиал,ППП "Патент", r. Ужгород, ул.Проектная, 4