Частотный манипулятор

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >873450

Ф

1 (61) Дополнительное к авт. сеид-ву— (22) Заявлено 11Л1.80 (21) 2868582/18-09 с присоединением заявки М— (23) Приоритвт—

Опубликовано 1Ы081, Бюллетень No 38 (51)М. Кл.з

Н 04 1 27/10

Н 03 С 3/00

Государственный комитет

СССР по делам изобретений и открытий

И) НЖ 621.394..542(088.8) Дата опубликования описания 1510.81 (72) Автор изобретения!! !

А.Н.Кренев

/ !

) ! Ъ"

Ярославский государственный ищверситет!"

» (71) Заявитель (54) ЧАСТОТНЫЙ МАНИПУЛЯТОР

Изобретение относится к радиосвязи и может использоваться для получения частотно-манипулированного сигнала со скругленными по выбранному закону фронтами манипуляции для 5 систем передачи дискретной информации с ограниченным спектром.

Известен частотный манипулятор, содержащий последовательно соединенные фазовращатель, первый балансный амплитудный модулятор и выходной сумматор, другой вход которого соединен с выходом второго амплитудного модулятора (1).

Однако в известном устройстве не- 15 достаточная помехозащищенность.

Цель изобретения — повышение помехозащищенности путем подавления внеполосных излучений. цель достигается тем, что в час- 20 .тотный манипулятор, содержащий последовательно соединенные фазовращатель, первый балансный амплитудный модулятор и выходной сумматор, дру гой вход которого соединен с выходом второго балансного амплитудного модулятора, введены инвертор, -два коммутатора, три дешифратора, D- òðèãrep, три постоянных запоминающих блока, реверсивный счетчик, запомина-ЗO ющий блок, двоичный счетчик, сумматор, преобразователь.код-частота, два преобразователя код-аналог, причем выход ннвертора соединен с первыми входами коммутаторов., вторые входы которых соединены с одним входом

D-триггера, соединенным с входом первого постоянного запоминающего блока, выход которого через последовательно соединенные сумматор, второй постоянный запоминающий блок и первый преобразователь код-аналог соединен с первым входом второго балансного амплитудного модулятора, второй вход которого и вход фаэовращателя являются входом устройства, третьи входы коммутаторов объединены и соединены с входом инвертора и первым входом D-триггера, другой выход которого соединен с четвертыми входами коМмутаторов, пятые и шестые входы которых объединены и являются тактовыми входами, седьмой и восьмой входы одного коммутатора соединены с выходом первого дешифратора, седьмой и восьмой входы второго коммутатора соединены с выходом второго дешифратора, соединенного с одним входом третьего дешифратора, выход которого соединен.с вторым входом D-триг"

873450 гера, выходы коммутаторов соединены с соответствующими входами реверсивного счетчика, выход которого сое динен с входами первого и второго дешифраторов и входом запоминающего блока, выход которого через последовательно соединенные преобразователь код-частота и двоичный счетчик соединен с входом третьего дешифратора, другим входом сумматора и входом третьего постоянного запоминающего блока, выход которого через второй преобразователь код-аналог соединен с другим входом первого балансного амплитудного модулятора, причем вход инвертора является информационным входом устройства.

На фиг.1 изображена структурная электрическая схема предлагаемого ма нипулятора; на фиг.2 — диаграммы, поясняющие работу устройства.

Частотный манипулятор содержит инвертор 1, коммутаторы 2 и 3, реверсивный счетчик 4, дешифраторы 5 и

-6, запоминающий блок 7, преобразователь 8 код-частота, двоичный счетчик

9, дешифратор 10, 2 -триггер 11, постоянный запоминающий блок 12, сумматор 13, постоянные запоминающие блоки 14 и 15, преобразователи 16 и

17 код-аналог, балансные амплитудные модуляторы 18 и 19, фазовращатель 20, выходной сумматор 21.

20

Частотный манипулятор работает следующим образом.

На информационный вход подается бинарный сигнал (фиг. 2 a), несущий информацию, а на вход тактовой частоты

Т т.акт тактовые импульсы с периодом следования не больше, чем к длительности самого короткого информационного импульса (где К вЂ” число 40 разрядов двоичного реверсивного счетчика 41. Эти тактовые импульсы подаются на один из четырех входов четырех схем логического умножения, входящих в состав первого и второго коммутаторов 2 и 3, состоящих из элементов И-ИЛИ. Условно обозначим две схемы И первого коммутатора 2 через А, первые 4 входа, и  — втоРые четыРе входа, а две схемы И второго коммутатора 3 через С и 2 . Таким образом через первый коммутатор

2 тактовые импульсы могут поступать на вход сложения реверсивного счетчика 4, а через второй коммутатор 3 на вход вычитания. Оба коммутатора

2 и 3 управляются дешифраторами 5 и 6 максимальной и минимальной кодовых комбинаций, 2 -триггером 11 и входным информационным сигналом. В зависимости от состояния схемы в целом тактовые.импульсы могут вообще не поступать на входы реверсивного счетчика

4 либо поступать, проходя через одну из четырех схем логического умножения (A, В, С или 2). 65

Кодовые комбинации с выхода реверсивного счетчика 4 поступают на входы дешифраторов 5 и 6 максимальной (Я„, ) и минимальной(6 1,„) кодовых комбинаций соответственно, а также на адресный вход запоминающего блока 7.

Каждому адресу на его входе ставится в соответствие выходной код большей разрядности, решения которого соответствуют требуемому закону скругления Фронта частотной манипуляции. Этот код подается на преобразователь 8, с помощью которого осуществляется преобразование его в частоту следования импульсов, которые подаются на вход двоичного счетчика 9. С помощью этого счетчика осуществляется преобразование потока импульсов в двоичный код, период повторения которого пропорционален частоте следования импульсов. Последовательность кодовых слов с выхода двоичного счетчика 9 подается на информационный вход дешифоатора 10 помента манипуляции фазы на первую груп пу входов сумматора постоянного запоминающего блока и на адресные входы. Изменение состояния счетчика 4 под воэдействием тактовых импульсов показано на фиг.2о, а изменение частоты следования импульсов с выхода преобразователя 8 — на фиг.2 8. Кодовые комбинации с выхода двоичного счетчика 9 поступают на адресные входы постоянного запоминающего блока 14, таблица истинности которого составлена таким образом, что последовательность кодовых комбинаций адреса выбирается выходную кодовую последовательность большей разрядности, значения которой пропорциональны мгновенным значениям амплитуды гармонического сигнала на его периоде.

Эта последовательность кодовых комбинаций преобразуется в гармонический, сигнал .с помощью преобразователя 16.

Период повторения кодовых комбинаций адреса постоянного запоминающего блока 14 равен периоду повторения кодовых комбинаций гармонического сигнала на его выходе. Сигнал с инверсного выхода Q3 -триггера 11 подается на адресный вход постоянного запоминающего блока 12. Если на его адресный вход подается логический

"0", то выбирается rn -разрядное слово Ко, которое подается на вторую групйу входов сумматора 13, который осуществляет суммирование текущего кола с первой группы выходов с кодом К .Эначение К выбрано таким образом, что его суммирование с текущим кодом дает положительный сдвиг на 1/4 периода повторения кодовых слов с выхода лвоичного счетчика 9.

Если на вход адреса постоянного запоминающего блока 12 воздействует логическая "1", то выбирается код Кд, который, суммируясь с текущим кодом

873450 U<(t)=Uo5 e (н о +-) 0 ьи P(t) ° t q где U — амплитуда высокочастотного о сигнала;

U — амплитуда модулирующего cur tYl нала;

Я вЂ” закон изменения частоты мо- 35 дулирующего сигнала Q(t)= Яф)3 i

v<(t)=Up з1ь ®ot V 6«(9(t)< — ) 40

Сигнал 6, а 0 (t) на

На выходе сигнал имеет (t) изображен на фиг.2i, фиг. 2ä. частотного манипулятора вид 45 (Ф)=0 Фб0 (t)+ 0 Ощэ1 Leapt+ v(t)1

She 1 и - о т — частота выходного сигнала.

Изменение частоты выходного сигнала приведено на фиг.2

В зависимости от значения информационного сигнала на выходе манипу" лятора и состояния 2 -триггера 11 в первый момент после включения устройства возможны четыре исходные состояния. Первое исходное: инф. — "1", 9 —"0"; второе исходное: инф., — "0", 9 — "0"; третье исходное : инф. — "1" kO

6E — "1"; четвертое исходное : инф.

"0", 9, — "1". Если в первый момент времени после включения двоичный реверсивный счетчик 4 находится в промежуточном состоянии (не в экстре- 65 где uÎt Я(t) в сумматоре 13, приводит к отрицательному сдвигу (задержке) на 1/4 периода повторения выходного текущего кода сумматора 13. Выходные кодовые слова воздействуют на адресные входы ростоянного запоминающего бло- ка. 15, таблица истинности KoTopoI o аналогична таблице истинности постоянного запоминающего блока 14. Таким образом на выходе преобразователя

17 также фоомиоуется гармонический сигнал с фазой, отличной от фазы гармонического сигнала. снимаемого с выхода преобразователя 16 на 1 /2.

tl

Сигналы с его выходов и преобразователя 17 подаются,на первые входы балансных амплитудных модуляторов 18 и 15

19. На второй вход балансного амплитудного модулятора 19 подается высокочастотный сигнал с частотой uog который через фазовращатель 20 на

:"/2 подается на второй вход баланс- 20 ного амплитудного модулятора 18.Сигнал с выходов обоих балансных амплитудных модуляторов (БАМ) суммируется выходным сумматором 21. выход которого является выходом частотного 25 манипулятора. Сигналы на выходе 8AM 1

18 и ВАМ 2 19 представлены в виде мальном), то с выходов дешифраторов

5 и 6 максимальной и минимальной кодовых комбинаций на четвертые и восьмые входы первого и второго коммутатора 2 и 3 соответственно воздействуют логические "1". Допустим, что в момент включения на информационный вход воздействует логическая "1", тогда на пятые входы обоих коммутаторов 2 и 3 воздействует логическая "1", а на первые после инвертирования — логический "0". Возможны два исходных состояния 2 -триггера 11: первое — триггер находится в состоянии "0", т.е. на выходе и — "0", а на выходе Я вЂ” 1; и второе — триггер находится в состоянии "1", т.е. на выходе 9. — "1", а на выходе Л вЂ” "0".

В первом случае логическая "1" воздействует на второй вход первого коммутатора 2 и на шестой вход второго коммутатора 3, а логический "0" на шестой вход первого коммутатора 2 и на второй вход второго коммутатора

3. Во втором исходном состоянии логические "1" заменяются на логические "0" на соответствующих входах обоих коммутаторов и наоборот.

При первом исходном состоянии импульсы тактовой частоты проходят через схему совпадений 3 и, следовательно, воздействуют на вычитающий вход реверсивного счетчика 4, который последовательно изменяет свои состояния. При достижении состояния

9 (нулевое состояние) срабаVAs тывает дешифратор 6 минимального кодового состояния, и логическая "1" на четвертом и восьмом входах второго коммутатора 3 заменяется на логический "0", и тем самым поступление тактовых импульсов на реверсивный счетчик 4 блокируется. Логический

"0" с выхода дешифратора 6 подается также на инверсный вход стробирования дешифратора 10 момента манипуляции фазы, на информационный вход которого продолжают поступать кодовые комбинации с выхода двоичного счетчика 9. Для уменьшения внеполосных излучений манипуляцию фазы модулирующего сигнала на выходе преобразователя 17 целесообразно производить при его переходе через нулевой уровень напряжения. С этой целью, если выходной код двоичного счетчика 9 дразрядный, дешифратор 10 по информационному входу настраивается на ш кодовую комбинацию. Таким образоЯ вход стробирования дешифратора 10 выполняет функцию локалиэатора момента манипуляции фазы в области минимальной частоты следования импульсов на выходе преобразователя 8. По импульсу с выхода дешифратора 10, поступающему на вход записи 1) -триггера 11, триггер устанавливается в состояние, соответствующее логическому уровню на его информационном

873450

4м щЧ" такт где Ую„ ванч ми нимальная частота следования импульсов с выхода преббразователя 8. B © этом случае достигается надежная локализация момента манипуляции фазы дешифратором 10, После выделения момента фазовой манипуляции импульсов с выхода дешифратора 10 Э -триггер 11 устанавливается в состояние "0", код

К на выходе постоянного запоминающего блока 12 заменяется на К о и происходит манипуляция фазы на — п/2 в сигнале на выходе KAG2 17 {момент на фиг.2ц - e). Тактовые импульсы фф

1 начинают поступать через схему логического умножения A на вход .сложения реверсивного счетчика 4, тем самым частота на выходе манипулятора уменьшается,по заданнсйчу закону от щ до д входе, т.е. в данном случае в состояние логической "1". Тем самым происходит манипуляция фазы сигнала с выхода преобразователя 17 на + и/2.

Открывается схема логического умножения В, и тактовые импульсы начинают наступать на вход сложения реверсивного счетчика 4, а значит .частота выходного сигнала частотного манипулятора начинает возрастать от и)„до ж„+дц) {интервал Я, Ъ" g на фйг.2p- e). Начиная с этого момента, мгновенная частота выходного сигнала частотного манипулятора полностью определяется информационным сигналом и заданным законом изменения частоты. При достижении ревер- 15 сивным счетчиком 4 состояния Я„1о (единичное состояние) срабатывает дешифратор 5 и, логические "1" на четвертом и восьмом входах первого коммутатора 2 заменяются на логические "0", тем самым блокируя .по -„туцление тактовых импульсов на счетчик 4. На выходе частотного манипулятора формируется верхнее значение частоты шр 4 Д Ш (момент 4< на фиг.2Π— ej, которое остается до тех пор, пока логическая "1" на информационном входе не сменится на логический "0" (момент 11 на фиг.2d — e).

После этого открывается схема совпадений С, и тактовые импульсы начинают поступать на вход вычитания реверсивного счетчика, уменьшая тем самым частоту следования тактовых импульсов с выхода преобразователя 8, а значит и частоту гармонических З5 модулирующих сигналов на выходах преобразователей 16 и 17. Частота выходного сигнала манипулятора уменьшается от верхнего значения иб +аЮ до величины несколько большей, чем Сио 4О которая определяется минимальной частотой следования тактовых импульсов с выхода преобразователя 8. Для надежной работы частотного манипулятора должно выполняться условие

kg-ьо. (интервал(6 „, „ на фнг.2 a — е). Затем по достижении происходит блокировка тактовых импульсов, и схема устанавливается

I в устойчивое состояние, а на выходе манийулятора устанавливается частота и о-ь д (момент g " на фиг.2д-е) . Это устойчивое состояние сохраняется до замены логического "0" на инФормационном входе на логическую "1":. Далее процесс повторяется в описанном порядке.

Таким образом, предложенное устI ройство позволяет подавлять внеполосные излучения путем скругления фронтов манипуляции по любому выбранному закону, повышая помехозащищенность.

Формула изобретения

Частотный манипулятор, содержащий последовательно соединенные фаэовращатель, первый балансный амплитудный модулятор и выходной сумматор, другой вход которого соединен с выходом второго балансного амплитудного модулятора, отличающийся тем, что, с целью повышения помехозащищенности путем подавления внеполосных излучений, введены инвертор, два коммутатора, три дешифратора, D-триггер, три постоянных запоминающих блока, реверсивный счетчик, запоминающий блок, двоичный счетчик, сумматор, преобразователь код-часто- . та, два преобразователя код-аналог, причем выход инвертора соединен с первыми входами коммутаторов, вторые входы которых соединены с одним входом D — триггера, соединенным с входом первого постоянного запоминающего блока, выход которого через последовательно соединенные сумматор, второй постоянный запоминающий блок и первый преобразователь код-аналог соединен с первым входом второго балансного амплитудного модулятора, второй вход которого и вход фазовращателя являются входом устройства, третьи входы коммутаторов объединены и соединены с входом инвертора и первым входом }} -триггера, другой выход которого соединен с четвертыми входами коммутаторов, пятые и шестые входы которых объединены и являются тактовыми входами, седьмой и восьмой входы одного коммутатора соединены с выходом первого дешифратора,седьмой и восьмой входы второго коммутатора соединены с выходом второго дешифратора, соединенного с одним входом третьего дешифратора, выход которого .соЕдинен с вторым входом I} -трит,гера, выходы коммутаторов соединены с соответствующими входами реверсивного счетчика, выход которого соединен с входами первого и второго дешифраторов и входОм запоминающего блока, 873450

10 выход которого через последовательно соединенные преобразователь код-частота и двоичный счетчик соединен с входом третьего дешифратора, другим входом сумматора и входом третьего постоянного запоминающего.блока, выход которого через второй преобразователь код-аналог соединен с другим входом первого балансного амплитудного модулятора, причем вход инвертора является информационным входом устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР,М 364069, кл. Н 03 С 3/00, 1970

Гпрототип) .

873450 л/(1)

2-/

Л)

8 ./

МЖ

-/

4r(t/

-К

ыф

Е cdae Рж

Составитель Н.Лазарева

Редактор T.Âåñåëîâà Техред Ж.Кастелевич Корректор. М.Шароши

Заказ 9079/86 Тираж 701 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5 Филиал ППП ""Патент"", r.Óærîðîä, ул.Проектная, 4