Устройство для управления каналами

 

Г, ;! ф» 1 и у р

А. Я. Вайзман, В. M. Пронин н А. Г. Рымарфк „! . Еут" ;, VR >. - "

I f

J (72) Авторы изобретения (7I) Заявитель (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ.,КАНАЛАМИ

Изобретение относится к вычисли .тельной технике и предназначено для управления каналами ввода-вывода.

Известно устройство управления каналами, содержащее блок запросов на передачу данных, блок формирования управляющих сигналов, блок сборки и передач, блок адресации регистров и триггеров управляемых каналов, блок запросов на микропрограммное прерывание, блок сборки информационных, адресных шин и шин ключей. защиты каналов, блоки коммутации информационных шин каналов и процессора и блоки управления коммутацией информационных шин (11.

1$

Недостатком данного устройства являются большие затраты аппаратуры за счет наличия в нем блока формирования управляющих сигналов.

Наиболее близким к предлагаемому по технической сущности является устройство для управления каналами, содержащее регистр номера канала, блок управления микропрограммными прерываниями, блок управления адресом локальной памяти, коммутатор шин, блок управления адресом микрокоманды, первый вход которого соединен с первыми входами устройства и блока управления микропрограммными прерываниями, второй вход которого соединен со вторыми входами устройства, блока управления адресами локальной памяти, блока управления адресом микрокоманды и входом регистра номера канала, выход блока управления адресом микрокоманды соединен с первым выходом устройства,.первый и второй входы и первый и второй выходы коммутатора шин соединены соответственно с третьим и четвертым входами и вторым и третьим выходами уст" ройства, четвертый выход которого соединен с выходом блока управления адресами локальной памяти и третьим входом коммутатора шин 12 .

Недостатком этого устройства является низкая пропускная способность, 8775! имеющаяся из-за того, что передача данных производится в микропрограммных приостановках.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем,, что в устройство для управления каналами, содержащее регистр номера канала, блок управления микропрограммными прерываниями, блок управления разделенными циклами,, блок управления адресами локальной памяти и регистров .каналов, коммутатор шин, блок управления адресом микрокоманды, первая группа входоВ которОго соединена с пер->5

sofi группой входов блока управления микропрограммными прерываниями и с первой группой входов устройства, вторая группа входов устройства соединена с первой группой входов блока управления разделенными циклами, с входом блоКа управления микропрограммными прерываниями,. с информационным входом регист.— ра номера канала, с первой группой входов блока управления адресами локальной памяти и регистров каналов и с входом блока управления .адресом микрокоманды, третья группа входов устройства соединена с первой группой входов коммутатора шин, четвертая группа входов .устройства соединена со второй группой входов коммутатора шин, группа выходов блока управления адресом микрокоманды соединена с первой группой выходов устройства, .первая и вторая:. группы выходов коммутатора шин со- З5 единены соответственно со второй и третьей группами выходов устройства, четвертая группа выходов устройства соединена с третьей группой входов коммутатора шин и с группой выходов блока управления адресами локальной памяти и регистров каналов, пятая группа входов устройства соединена со второй группой входов блока управления разделенными циклами, введены блок определения количества передаваемых байтов, блок выбора адреса канала и блок аппаратурного формирования. микрокоманды, группа выходов которого и первая группа входов соединены сооТ- 50 ветственно с пятой группой выходов и шестой группой, входов устройства, -. седьмая и восьмая группы входов устройства соединены соответственно с первой и второй группами входов блока 55 определения количества передаваемых байтов, третья группа входов которого соединена со второй группой входов

9 ф блока аппаратурного формирования микрокоманды н с девятой группой входов устройства, третья группа входов блока аппаратурного формирования микрокоманды соединена с четвертой группой. входов блока определения количества передаваемых байтов, с первой группой входов блока выбора адреса. канала и с группой выходов блока управления разделенными циклами, вторая группа входов блока выбора адреса канала соединена с группой выходов блока управле" ния микропрограммными прерываниями и с третьей группой входов блока управления адресом микрокоманды, третья группа входов и группа выходов блока выбора адресов канала соединены соответственно с группой выходов регистра номера канала и со второй группой входов блока управления адресами локальной памяти и регистров каналов, груп- па выходов, блока определения количества передаваемых байтов соединена с шестой группой выходов устройства.

Блок выбора адреса канала содержит два элемента ИЛИ,. группу элементов

ИЛИ, два элемента НЕ, группу .элементов -И, причем первая и вторая группы \ входов блока соединены соответственно с.группами входов первого и второго элементов .ИЛИ, каждый вход первой группы входов блока соединен с первым входом i-го (i = 1,...n) элемента ИЛИ группы, выход первого элемента ИЛИ через первый элемент НЕ соединен с первыми входами элементов И группы, вторые входы. элементов И .группы, кроме второго и последнего, соединены с соответствующими входами второй группы входов блока, вторые входы второго и последнего элементов И группы соединены через второй элемент НЕ с выходом второго элемента ИЛИ, третьи входы первого и предпоследнего элементов И группы соединены с выходом второго .элемента ИЛИ, третьи входы элементов:

И группы, кроме первого и предпоследнего, соединены с соответствующим входом третьей группы входов блока, выходы каждых двух соседних элементов И группы соединены соответственно со вторым и третьим входами соответствующего элемента ИПИ группы, выходы элементов ИЛИ группы являются группой выходов блока.

Блок определения количества передаваемых байтов содержит три группы элементов И, три элемента ИЛИ, дешифратор> регистр, причем входы первой, второй

877519 6

55 и третьей групп входов блока соединены с первыми входами элементов И первой, второй и третьей групп соответственно, вторые входы элементов И первой группы являются четвертой группой входов блока, вторые входы первых элементов

И каждой группы, начиная со второй, соединены со вторым входом первого элемента И первой группы,-вторые входы элементов И каждой группы, кроме первых элементов, соединены со вторым входом последнего элемента И первой

-,группы, выходы первой,.второй и третьей групп элементов И соединены со входами первого, второго и третьего элементов .ИЛИ соответственно, выходы элементов ИЛИ соединены с соответствующими входами дешифратора, выход дешифратора соединен с информационным входом регистра, выход регистра является выходом блока.

Блок аппаратурного формирования микрокоманд содержит первую, вторую группы элементов И, первый, второй, третий элементы ИЛИ и дешифратор, А причем группа входов. первого элемента

ИЛИ является первой группой входов блока, первые входы элементов И первой и второй групп являются соответственно второй и третьей группой входов блока, вторые входы элементов И первой и второй групп соединены с.соответствующими входами первой группы входов блока, выходы элементов И первой и второй групп соединены с входами соответственно второго и третьего элементов ИЛИ, выходы первого, второго и третьего элементов ИЛИ соедине,ны с входами дешифратора, выход дешифратора является входом блока.

На фиг, 1 представлена блок-схема устройства для управления каналами; на фиг. 2 — блок аппаратурного формирования микрокоманды; на фиг. 3 — блок управления разделенными циклами; на фиг. 4 — блок управления адресами локальной памяти и регистров каналов; на фиг. 5 — блок определения количества передаваемых байтов; на фиг. 6— блок выбора адреса канала; на фиг. 7 — блок управления микропрограммными прерываниями; на фиг. 8 — блок управления адресом микрокоманды.

Устройство 1 для управления каналами включает в себя блок 2 управления адресом микрокоманды, регистр 3 канала, блок, 4 управления микропрограммными прерываниями, коммутатор 5 шин, блок 6 аппаратурного формирования микрокомйнды, блок 7 управления .разделенными циклами,. блок 8 выбора адреса канала, блок 9 упра11ления адресами локальной памяти и регистров каналов, блок 10 определения количества передаваемых байтов, входы 11-19 и выходы 20-25 устройства, процессор

26, каналы 27 и 28 ввода-вывода, оперативную память 29, арифметико-логический блок 30, локальную память 31, регистр 32 адреса микцокоманды, управляющую память 33, регистр 34 микрокоманды, дешифратор 35 микрокоманд„ блок 36 формирования адреса микрокоманд.

Блок аппаратурного формирования микрокоманды (фиг. 2) содержит элементы ИЛИ 37-39, группы элементов .И 40-41 и 42-43, дешифратор 44 и группу входов 45 блока.

Блок управления. разделенными циклами (фиг. 3) содержит триггеры 46-49, элемент И 50 и элемент Н 51.

Блок управления адресами локальной памяти и регистров каналов (фиг. 4) содержит элементы И 52-56 дешифратор

57 и выходы 58 и 59 блока.

Блок определения количества передаваемых байтов (фиг. 5) содержит группы элементов И 60-65, элементы ИЛИ 6668, дешифратор 69 и регистр 70.

Блок выбора адреса канала (фиг. 6) содержит группу элементов ИЛИ 71, элементы 72 и 73, элементы НЕ 74 и 75, группу и элементов И 76.и 77, входы

78 и 79 блока и выходы 80 блока.

Блок управления микропрограммными прерываниями (фиг. 7) содержит .триггеры 81 и 82, элемент ИЛИ 83, элементы

И 84 и 85, элементы И-ИЛИ 86 и 87, элемент И 88 и элемент НЕ 89.

Блок управления адресом микрокоманды (фиг. 8) содержит элемент И 90, элементы ИЛИ 91-93, элементы И 94 и

95, регистр 96 и элементы И 97-99.

Устройство работает следующим образом.

Операция ввода-вывода начинается инструкцией ввода †выво, выполняемой центральным процессором 26; Эта инструкция указывает номер одного иэ каналов 27-28 и номер одного из устройств ввода-вывода, подключенных к выбранному. каналу. Микропрограмма, Выполняющая инструкцию ввода-вывода по шинам 19, устанавливает в регистре 3 номер канала, на котором выполняется инструкция ввода-вывода. Номер кана ла поступает в блок 8 выбора адреса

7 87751 канала, который формирует потенциал того канала, управление которым выполняется в данный момент. При выполнении микрокоманды, обращающейся к области локальной памяти 31 или ре-.. гистру канала 27-28, управление, которым выполняется в данный момент, по потенциалу этого канала и управляющему сигналу 19 блок 9 управления адресами локальной памяти и регистров ка- 10 налов вырабатывает коммутирующий сигнал 22, который адресует область локальной памяти 31 выбранного канала

27-28-, а также поступает в коммутатор

5 шин, разрешая коммутацию выбранного 15 канала 27-28 с процессором 26. Затем из фиксированной области оперативной памяти 29 микропрограмма выбирает адресное слово канала, которое указывает адрес оперативной памяти 29, по щ0 которому хранится первое командное слово (КСК) . Операция передачи данных осуществляется под управлением КСК, которое содержит код выполняемой команды, начальный. адрес данных, счетчик 25 количества передаваемых байтов и специальные признаки. Микропрограмма читает КСК из оперативной памяти 29 и заносит его в рабочую область локальной памяти 31 адресуемого канала 2728. Одновременно код выполняемой ко.манды, два.младших бита адреса данных, четыре младших бита счетчика количества передаваемых, байтов и специ-альные признаки заносятся в регистры адресуемого канала 27-28.

Получив всю необходимую информацию, канал 27-28 освобождает процессор 26 для выполнения последующих инструкций 40 и продолжает операцию ввода-shsopa, используя информации, расположенную в регистрах канала 27-28 и в локальной памяти 31, при помощи разделенных циклов, которые. служат для передачи дан45 ных,между .каналом 27-28 и оперативной памятью 29 с следующих микропрограмм: обработки исключительного состояния, организации зацепления по команде или по данным, обработки конечного состоя50 ния, организации косвенной адресации данных.

Прй необходимости вызвать соответ; ствующую микропрограмму канал 27"28 устанавливает зайрос на микропрограммное прерывание, который вместе с кодом вызываемой микропрограммы через группу шин 11 запросов поступает в блок 2 управления адресом микрокоман9 8 ды и в блок 4 управления микропрограммными прерываниями..

Блок 4 управления .микропрограммными прерываниями по синхронизирующему сигналу 19, вырабатываемому процессором.

2б, фиксирует запросы, поступающие от всех каналов 27-28, и определяет наиболее приоритетный из всех поступивших запросов. Приоритет запросов следующий: первый канал, второй канал,..., и-й канал. Исключение составляет.запрос на микропрограмму органиэации косвенной адресации данных, Запрос на эту микропрограмму обрабатывается только при отсутствии запроса на другие микропрограммы даже от менее приоритетных каналов. Ни один запрос на микропрограммное прерывание не прерывает работающую канальную микропрограмму, выполняющую другое.микропрограммное прерывание, даже если эта микропрограмма обслуживает менее приоритетный канал.

Если в данный момент времени не выполняется ни одно микропрограммное прерывание, то блок 4 управления микропрограммными прерываниями устанавливает признак микропрограммного прерывания канала с наиболее приоритетным запросом.

Блок 4 управления микропрограммными прерываниями работает следующим образом.

Запросы на микропрограммное прерывание от каналов 27-28 поступают на входы триггеров 81 по входам 11. При отсутствии сигнала на выходе элемента

ИЛИ 83 и наличии синхронизирующего сиг нала 19 запросы фиксируются в триггерах 81. При снятии синхронизирующего сигнала 19 содержимое триггеров 81 переписывается в триггеры 82. Элемент

ИЛИ 83 служит для блокирования занесения запросов в триггеры 81, если обслуживание какого-либо запроса не закончено. Элементы И 84 служат для выделения запроса на организацию,косвенной адресации, данных, который имеет наименьший приоритет. По входам

11 на первый и второй входы элементов

И 84 поступает из соответствующего канала код запроса. Код запроса на организацию косвенной адресации данных—

ll. При.наличии запроса от обоих каналов первым обслуживается первый канал, если код его запроса не 11. При коде 11 запроса первого канала сначала удовлетворяется запрос второго ка нала. Если у обоих каналов код запро877519 са 11, то первым удовлетворяется запрос первого канала. Узел, реализующий этот алгоритм, состоит из элементов

И .84 и. 85, элементов И-ИЛИ 86 и 87.

Элемент И-ИЛИ 86 формирует признак микропрограммного прерывания первого канала. Элемент И-ИЛИ 87 формирует признак микропрограммного прерывания второго канала. Признаки микропрограммных прерываний каждого канала 27-28 io поступают в блок 8 выбора адреса канала и в блок 2 управления адресом мик, рокоманды, По окончании обслуживания микропрограммного прерывания сбрасы" вается запрос на микропрограммное пре" is рывание в соответствующем канале. По синхросигналу 19 сбрасывается соответствующий триггер 81, а по снятию" синхросигнала 29 — соответствующий триггер 82. . 2o

Признак микропрограммного прерывания, выработанный блоком 4 управления, микропрограммными прерываниями, поступает по одному из входов 78 в блок 2 управления адресом микрокоманды, ко- р торый по синхрониэирующему сигналу 19 и по коду вызываемой микропрограммы, поступающему по группе входов 11 иэ соответствующего канала 27-28, формирует начальный адрес соответствующей канальной микропрограммы. Этот адрес по входам 24 поступает в регистр 32 адреса микрокоманды процессора 26 и блокирует занесение адреса,микрокоманды из схемы 36 формирования адреса микрокоманды.

Блок 2 управления адресом микрокоманды работает следующим образом.

По одному из входов 78 из блока 4О управления микропрограммными прерываниями поступает признак микропрограммного прерывания соответствующего канала. Через элемент ИЛИ 91 и элемент

И 94 он разрешает передачу содержимо- 45 го .регистра 96 базового адреса на первый вход элемента И 97, Через соответствующий элемент И 95 или 90 и элемент

ИЛИ 92, а также через соотввтствующий элемент НЕ 89 илн элемент И 88 и элемент ИЛИ 93 он разрешает передачу пер.У вого и второго разрядов кода запроса соответствующего канала на первые входы соответственно элементов И 98 и 99.

По управляющему синхросигналу 19 сфор55 мированный таким образом начальный адрес микропрограммы обработки соответствующего микропрограммного прерыва-. ния с элементов И 97-99 по входам 24 заносится в регистр 32 адреса микрокоманды.

Первой микрокомандой каждой из канальных микропрограмм: является. микрокоманда, которая запоминает содержимое адреса микрокоманды, которая должна была бы выполняться следующей, если бы не произошло микропрограммное прерывание. Эта микрокоманда записывает содержимое схемы 36 формирования адреса . микрокоманды в специальную ячейку возврата локальной памяти 31. Последней микрокомандой каждой канальной микропрограммы является микрокоманда, которая переписывает содержимое ячейки возврата локальной памяти 31 через схему 36 формирования адреса микрскоманды в регистр 32 адреса микрокоманды. Одновременно эта микрокоманда сбрасывает признак микропрограммного прерывания в блоке- 4 управления йикропрограммными прерываниями.

Для передачи данных между каналом

27-28 и оперативной памятью 29 канал устанавливает запрос иа разделенный цикл . Запросы от всех каналов 27-28 поступают по входам 12 в блок 7 управления разделенными циклами, который по синхронизирующему сигналу 19, вырабатываемому процессором -26, фиксирует . все поступившие запросы и определяет наиболее приоритетный иэ них. Приоритет запросов следующий: первый канал, второй канал,... и-й канал. Блок 7 управления разделенными циклами вырабатывает признак разделенного цикла наи- более приоритетного канала. Признаки разделенных циклов всех каналов поступают по входам 45 в блок 6 апнаратурного формирования микрокоманды, блок 10 определения количества передаваемых байтов и блок 8 выбора адреса канала.

Блок 7 управления разделенными.циклами рабдтает следующим образом.

Запросы на разделенный цикл от. каналов 2?-28 поступают по шинам 12 на Я-входы триггеров 46 и 47. По синхросигналу 19 они записываются в триггера 46 и 47, а по снятию синхросигнала 19 запрос от первого канала записывается в триггер 48, а запрос от второго канала — в триггер 49. Выход триггера 48 является признаком разделенного цикла первого канала. Признаком разделенного цикла второго канала является выход элемента И 50, который возбужден при единичном состоянии триггера 49 и нулевом состоянии триг877519

ll гера. 48. По окончании разделенного цикла сбрасывается. запрос на.разделенный цикл в соответствующем. канале и по следующему синхросигналу 19 сбрасывается соответствующий триггер 46 и 47. По снятию синхросигнала 19 сбрасывается соответствующий триггер 48 или 49.

Каналы 27-28 передают в блок 6. an- 10 пар атурного . формирования. микрокоманды по шинам 13 код операции, .а по шинам, 14 — специальные признаки. В каждыймомент времени возбуждена шина признака разделенного цикла не более чем 15 одного канала. По наличию признака разделенного цикла какого-нибудь канала блок 6 аппаратурного .формирования микрокоманды формирует микрокоманду ПАМЯТЬ и заносит ее в регистр

34 мнкрокоманды,. запрещая в него нормальное занесение микрокоманды из управляющей памяти 33. Эта микрокоман — да называется разделенным циклом. В следующем машинном цикле эта микрокоманда выполняется. З ходе ее выполнения передаются данные для кодов операции СЧИТАТЬ и СЧИТАТЬ B ОБРАТНОМ

НАПРАВЛЕНИИ из канала 27-28 по входам

17 через коммутатор 5 шин и далее в оперативную память 29, а для кода операции ЗАПИСАТЬ вЂ” из оперативной памяти 29 по входам 18 через коммутатор 5 шин и далее по входам 25 в каналы 2728. Кроме того, эта микрокоманда считывает из рабочей области локальной памяти 31 соответствующего канала 27,28 текущий адрес данных и счетчик количества передаваемых байтов модифицирует их через арифметико лягический 40 блок 30 на количество переданных байтов, записывает обновленные значения адреса данных и счетчика количествапередаваемых байтов в рабочую область локальной памяти 31 соответствующего

45 канала 27-28, а также записывает два младших разряда адреса данных и четыре младших разряда счетчика передава-. емых байтов по шинам 18 через коммутатор 5 шин и далее по входам 25 в

50 соответствующий канал 27-28. Счетчик количества передаваемых байтов всегда уменьшается, а адрес данных увеличивается для команд СЧИТАТЬ и ЗАПИСАТЬ и уменьшается для команды СЧИТАТЬ В ОБ55

РАТНОМ НАПРАВЛЕНИИ. При наличии специального .признака БЛОКИРОВКА ЗАПИСИ В

ПАМЯТЬ запись данных в оперативную па-, мять 29 не производится.

Разделенный цикл прерывает любую микропрограмму, В частности он может прерывать .канальную микропрограмму, выполняющую микропрограммное.прерывание или инструкцию ввода-вывода.

После окончания выполнения разделенного цикла признак разделенного цикла соответствующего канала.сбрасывается.

Блок 6 аппаратурного формирования микракоманды работает следующим образом.

Из блока 7.управления -разделенными циклами 7 по входам 45 признаки разделенных циклов всех каналов поступают на элемент ИЛИ 37, Кроме того, признак разделенного цикла первого канала .по-. ступает на первые входы -элементов И 40 и 42 первой и второй групп элементов .

И, признак разделенного цикла второго канала поступает на первые входы элементов И 41 и 43 первой и второй групп элементов И. По входам 13 на вторые входы элемейтов И 40-41 первой группы элементов И поступает код операции соответственно первого и n-ro каналов.

По входам 14 на вторые входы элементов И 42-43 второй группы элементов И поступают специальные признаки соответственно первого и п ãî каналов.

Код операции и специальные признаки того канала, разделенный цикл которого выполняется, соответственно через элементы ИЛИ 38-39 поступают на второй и третий входы дешифратора 44, на первый вход которого поступает признак разделенного цикла с элемента

ИЛИ 37. Дешифратор 44 формирует микрокоманду и передает ее по входам 20 в регистр микрокоманды.

Блок 8 выбора адреса канала работает следующим образом.

При отсутствии разделенных циклов и микропрограммных прерываний адрес канала определяется содержимым регист.— ра номера канала, в который ннструк— ция ввода-вывода заносит номер канала.

Признак и инструкции ввода-вывода соответствующего канала поступает по одному из входов 79 на вход элемента

И 77 соответствующей группы элементов

И и, при отсутствии признаков разделенных циклов на входах 45 и признаков микропрограммных прерываний на входах 78, через третий вход соответствующего.элемента ИЛИ 71 возбуждает шину 80 адреса соответствующего канала. Инструкцию ввода-вывода может прервать микропрограммное прерывание, 13

87751

Формула изобретения

При отсутствии признака. разделенных.. циклов на входах 45 признак микропрограммного прерывания соответствующего канала, поступающий,по одному.из sxoдов 78 на соответствующий вход элемен- g та ИЛИ 73 через элемент HE 75, запрещает выработку адреса канала по признаку выполнения инструкции ввода-вывода. Одновременно признак микропрограммного прерывания поступает на второй 10 вход элемента И 76 соответствующей группы элементов И, на первый вход которой заведен разрешающий сигнал с элемента НЕ 74, а на третий вход которой заведен разрешающий сигнал с эле- 1 мента ИЛИ 73. Выход элемента И 7б соответствующей группы элементов И через второй вход элемента ИЛИ 71 возбуждает выход 80 адреса соответствующего канала. Разделенный цикл может прервать как микропрограммное прерывание, так и инструкцию ввода-вывода.

Признак разделенного цикла одного.из каналов поступает по соответствующему входу 45 на соответствующий вход элемента ИЛИ 72 и через элемент НЕ 74 запрещает выработку адреса канала по признакам выполнения инструкции .вводавывода и по признакам микропрограммных прерываний. Одновременно признак разделенного цикла поступает на первый вход соответствующего. элемента ИЛИ 71, возбуждая выход 80 адреса соответствующего канала.

Применение предлагаемого устройства позволяет увеличить общую пропускную способность каналов ввода-вывода.

1. Устройство для управления.каналами,. содержащее регистр номера канала, блок управления микропрограммными прерываниями, блок управления разделенными циклами, блок управления адресами локальной памяти и регистров каналов, коммутатор шин, блок управления адресом микрокоманды, первая группа входов которого соединена с

50 первой группой входов блока управления микропрограммными прерываниями и с первой группой входов устройства, вторая группа входов устройства соединена с первой группой входов блока

55 управления разделенными циклами, с входом блока управления микропрограммными прерываниями, с информационным входом регистра нойера канала, с пер9 14 вой группой входов блока управления адресами локальной памяти и регистров каналов и с входом блока управления адресом микрокоманды, третья группа, входов устройства соединена с первой группой входов коммутатора шин,. четвертая группа входов устройства соединена со второй группой .входов коммутатора шин, группа выходов блока управления адресом микрокоманды соединена с первой группой выходов устройства, первая и вторая группы выходов коммутатора шин соединены .соответственно со второй и третьей группачн выходов .устройства, четвертая группа выходов устройства соединена с третьей группой входов коммутатора шин.и с группой выходов блока управления адресами.локальной памяти и регистров каналов, . пятая группа входов устройства соединена со второй группой входов блока управления разделенными циклами, о тл и ч а ю щ е е с я,тем, что, с целью повышения быстродействия, -оно содержит блок определения количества передаваемых байтов, .блок выбора адреса канала и блок аппаратурного формирования микрокоманды, группа выходов которого и первая группа входов .соединены соответственно с пятой группой выходов и шестой группой входов устройства, седьмая и восьмая группы входов устройства соединены соответственно с первой и второй группами входов блока определения количества передаваемых байтов, третья группа входов которого соединена со второй группой входов блока аппаратурного формирования микрокоманды и с девятой группой входов устройства, третья группа входов блока аппаратурного формирования микрокоманды соединена с четвертой группой входов блока определения количества передаваемых байтов, с первой группой входов блока.выбора адреса канала и с группой выходов блока управления разделенными циклами, вторая группа входов бг1ока выбора адреса канала соединена с группой выходов блока управления микропрограммными прерываниями и с третьей группой входов блока управления адресом микрокоманды, .третья группа входов и группа выходов блока .выбора адресов, .канала соединены соответственно с группой выходов регистра номера канала и со второй группой входов блока управления адресами локальной памяти регистров каналов и группа выходов блока

87751 определения количества передаваемых байтов соединена с шестой группой выходов устройства.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок выбора адреса канала содержит два элемента

ИЛИ, группу элементов ИЛИ, два элемента НЕ, группу элементов И причем первая и вторая. группы входов блока соединены соответственно с группами 10 входов. первого и второго элементов .

ИЛИ, каждый вход первой группы -входов блока соединен с первым .входом .1-го, (i = 1,...n) элемента ИЛИ группы, выход первого .элемента ИЛИ через пер- 15 вый элемент НЕ еоединен с первыми входами элементов И группы, вторые. входы элементов И группы, кроме .второго и последнего, .соединены с соответствующими входами второй группы входов бло- zp ка, вторые входы второго и последнего элементов И группы соединены через второй элемент HE e выходом второго, элемента ИЛИ, третьи входы. первого и предпоследнего элементов И группы соединены с выходом второго элемента

ИЛИ, третьи входы элементов И -группы, .кроме первого и предпоследнего, -соединены с соответствующим входом третьей группы входов блока, выходы каждых двух соседних элементов И группы соединены соответственно со вторым и тре".-. тьим входами соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы являются группой выходов блока. .3. Устройство по и. 1, о т- л и — . ч а ю щ е е с я. .тем, что блок определения количества передаваемых байтов . содержит три группы элементов И, три дешифратор регистр 40 причем .входы первой, второй и третьей групп входов блока соединены. с.первыми входами элементов И первой,. второй и третьей групп соответственно, вторые входы элементов И первой группы

9 16 являются четвертой группой входов блока, вторые входы первых элементов И каждой группы, начиная со второй, соединены со вторым входом первого элемента И первой группы, вторые входы . элементов И каждой группы, кроме первых элементов;- соединены со вторым входом последнего .элемента И первой группы, выходы первой, второй и третьей групп элементов И соединены со входами первого, второго и третьего элементов ИЛИ соответственно, выходы элементов ИЛИ соединены с соответствующими входами дешифратора, выход дешифратора соединен с информационным входом регистра, выход регистра является выходом блока.

4; Устройство по и. 1, о т л и— и а ю щ е е с я тем, что блок аппаратурного формирования микрокоманп содержит первую, вторую группы .элементов И, первый, второй, третий элементы ИЛИ и дешифратор, причем группа входов первого элемента ИЛИ является первой группой входов блока, первые входы элементов И .первой и второй групп являются соответственно второй и третьей группой входов блока,. вторые входы элементов И первой и второй групп соединены .а соответствующими входами первой группы входов блока, выходы .первой и второй групп элементов И соединены с входами соответственно второго и третьего, элементов ИЛИ, выходы первого, второго и третьего элементов ИЛИ соединены с входами дешифратора, выход дешифратора является .входом блока.

Источники информации, принятые во внимание при экспертизе

1, Авторское свидетельство СССР

В 386395, кл. G 06 F 9/ОО, 1970..

2. Авторское свидетельство СССР .

И 520592, кл.. С 06 F-9/16, 1976 (прототип).

8775!9

Тираж 748 Поднисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1)3035, Москва, Ж-35, В ушская наб., д . 4/5

Заказ 96)5/72

Филиал ППП. "Патент", г. Укгород, ул. Проектная, 4

Составитель М, Кудряшев

Редактор )О. Ковач ТехредС.Мигунова Корректор В. Сищщкая.