Последовательное множительное устройство

 

Союз Советских

Сециайкстмчефких

Ресвубйнк

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ С ТИЛЬСТВУ пп888110 (61) Дополнительное к авт, свнд-ву (22) Заявлено 3) 0390 (21) 2901033/18-24 с присоединением заявки Ио (5!)м. кл.з

9 06 F 7/52

Государственный «ом тет

СССР по дедом, нзобретеннй н открытпЯ (23) Приоритет

Опубликовано 0 12й1. Бюллетень HQ 45

Дата опубликования описания 2703„82 (53) УДК 621.325 (088. В) A.Â.Aíèêååâ, В.И.Корнейчук, В.П.Тарасенко и Я.И.Торошанко (72) Авторы изобретения

Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалис ичесййййебТЬ4, . революции (71) Заявитель (5 4) ПОСЛЕДОВАТЕЛЬНОВ ИНОЙИТЕЛЬНОЕ УСТРОИСТВО

Изобретение относится к вычислительной технике н может быть испольэовано при построении цифровых вычислительных машин последовательного действия.

Известно устройство для умножения последовательного типа flj, содержащее регистры множителя, множнмого и произведения, одноразрядный сумматор последовательного действия, блок унравления, логические элементы И и

ИЛИ.

Принцип работы такого устройства не позволяет использовать в нем динамические регистры с большой степенью интеграции, что ограничивает область применения устройства.

Наиболее близким ращением по техйической сущности к изобретению является последовательное множительное устройство с умножением на к разрядов множителя (2), содержао(ее динамические регистры множимого, частичных произведений, К последовательных сумматоров (2 « k Wn, где n - разрядность сомножителей), К элементов

И, причем выходы элементов И соответственно подключены к первым входам последовательных суиматоров.

Недостатком известного устройства является то, что регистр множителя не выполнен динамическим, это не позволяет реализовать в устройстве динамический принцип работы, что в конечном счете сужает область его применения, множительное устройство содержит, большое количество линий ,О задержки на один такт, это усложняет его, увеличивает число связей в устройстве и снижает воэможности интегрального исполнения устройства.

Цель изобретения — упрощение устройства.

Поставленная цель достигается тем, что в него введены динамический регистр множителя, динамический регистр задержки, K D-триггеров, (k+1)-N элемент И, два элемента запрета, элемент о ИЛИ, причем первый выход динамического регистра множителя подключен к

D входам 0-триггеров, С входы которых соответственно соединены с тактовыми шинами устройства, выходы

Р-триггеров подключены к первьг входам соответствующих эле-лентов И, второй вход первого последовательного сумматора соединен с выходом первого элемента запрета, выход каждого

3() последовательного сумматора соединен

888110 с вторым входом следующего последовательного сумматора, выход К-го последовательного сумматора соединен с входом динамического регистра частичных произведений, выход которого подключен к первому входу (k+1)-ro элемента И, а также к прямому входу первого элемента запрета, вход данамического регистра множимого соединен с его выходом и подключен к второму входу первого элемента И и к входу динамического регистра задержки, выходы которого подключены соответственно к вторым входам элементов И, с второго по К-й выход (k+1)— го разряда динамического регистра множителя подключен к прямому входу второго. элемента запрета, инверсный вход которого подключен к второму входу (k+1) -го элемента И, к,инверсному входу первого элемента запрета, а также к управляющей тактовой шине устройства, выходы (k+1)-го элемента И и второго элемента запрета соединены с входами элемента ИЛИ, выход которого подключен к входу динамического регистра множителя.

На чертеже представлена функцио нальная схема последовательного множительного устройства.

Устройство содержит kl сумматоров по следовательного действия 1. 1, 1 2. ..., l.k,k элементов И 2.1, 2.2,. ° .,2.k,äèíàìè÷åñêèå регистры: (n+k) -разрядный регистр 3 множимого, (k-1) -разрядный регистр 4 задержки, и-разрядный (n-разрядность сомножителей)регистр 5 частичных произведений, (n+k) -разрядный регистр б множителя, а также К D-триггеров 7.1, 7.2,..., 7.k первый элемент 8 запрета, k тактовых шин 9.1, 9.2,..., 9.k, управляющую тактовую шину 10, элемент

ИЛИ 11, (k+1) -й элемент И 12, второй элемент 13 запрета.

Устройство работает следующим образом.

Работа устройства осуществляется по циклам. Длительность каждого цикла равна (и+К) тактам, так как при умножении и-разрядного множимого на

k очередных цифр множителя получается частичное произведение, имеющее разрядность (n+k), а для получения одной цифры частичного произведения нужен один такт.

Будем считать, что когда на выходах первых разрядов динамических регистров в режиме хранения находятся первые разряды зайисанных в них чисел, на первой тактирующей шине 9.1 появляется единичный сигнал Tl, соответствующий началу цикла. Сигналу

Т2 на шине 9.2 соответствует такое расположение информации в регистрах, при котором на выходах первых разрядов находятся вторые разряды чисел

И T egin

В исходном состоянии (такт Tl nepвого цикла) в и первых разрядах регистра 3 находится множимое, а в и первых разрядах регистра б находится множитель. В остальных k разрядах регистров 3 и б (с/п+1) -го по (n+k)-й записаны нули. В регистрах 5 и 4 в исходном состоянии записаны нулевые коды.

Рассмотрим цикл работы устройства.

В тактах Tl......,,Tk каждого цикла в триггеры 7.1,..., 7.k записывается код очередных k разрядов множителя, на которые в данном цикле будет множимого, умноженного на младший из очередных разрядов множителя.

На сумматоре 1.2 осуществляется сложение сформированного на выходе сумматора 1.1 числа и сдвинутого на один разряд влево множимого, умно40 женного на вторую цифру группы разрядов множителя.

Аналогично осуществляется сложение на остальных сумматорах. Соответствующие сдвиги множимого влево обеспечиваются задержкой через регистр 4 подачи кода множимого на входы сумматоров 1.2,...,1.k. Управление подачей кода множимого на входы сумматоров 1.1,... l.k через элементы

И 2.1,...,2.k (умножение на цифру множителя) осуществляется триггерами

7. 1,..., 7. k Ha выходе сумматора 1. k таким образом за n+k тактов формируется очередная сумма частичных произведений, причем в первых k тактах onределяется К очередных (начиная с младших) цифр окончательного результата (произведения), в последних п тактах формируется такущая и-разрядная сумма частичных произведений.

60 Заметим,что к концу такта Т> предыдущая и-разрядная сумма частичных. производиться умножение. Последовательное поступление в каждом цикле

35 на триггеры 7.1,..., 7.k очередных k разрядов множителя обеспечивается соответствующей коммутацией цепей циркуляции регистра б. Цепь циркуляции регистра б замыкается с выхода

Щ его (k+1) -го разряда, что обеспечивает в каждом цикле сдвиг на К разрядов в,сторону младших разрядов (вправо).

Цикл циркуляции регистра 3 совпад5 дает с циклом схемы, равным (n+k) тактов. Цепь циркуляции регистра 5 замыкается через последовательно соединенные сумматоры 1.1,..., l.k.

Цикл его циркуляции равен и тактов (на k T To MeH e nH n cxe ), что обеспечивает в каждом цикле сдвиг информации на k разрядов вправо.

Таким образом, на сумматоре 1.1 в каждом цикле осуществляется сложение сформированной в предыдущих циклах и сдвинутой на k разрядов вправо суммы частичных произведений и кода

888110 произведений полностью выдвинется из регистра 5, а в его k младших разрядах будут находиться k очередных цифр произведения. Поэтому, начиная с такта T(n+ 1) по сигналу на шине 10, выда"а кода из регистра 5 на сумматор 1.1 через элемент 8 блокируется, разрывается цепь циркуляции регистра б с выхода (k+1) -го разряда, и открывается через элементы 11 и 12 цепь приема очередных k разрядов произведения в старшие разряды регистра б.

После последнего (n+k) -го такта каждого цикла состояние узлов и регистров устройства следующее. Регистр 3 в исходном состоянии. Нули иэ (n+k) старших разрядов регистра множимого в последних g тактах переписались в регистр 4, так что он тоже в исходном состоянии. В регистре 5 находится очередное частичное произведение, поступившее туда за последние и тактов с сумматора l.k.

В регистре б в его младших разрядах находится k очередных цифр множите-. ля, а в старших разрядах очередные

К цифр результирующего произведения.

Ha K D=Tðèrråðàõ;. записаны k предыдущйх цифр множителя, однако они не влияют на формирование .произведения в следующем цикле, так как с первого no k-й такты происходит перезапись очередных цифр множителя в соответствующие триггера.

После последнего такта последнего цикла в регистре 5 хранятся и старших цифр произведейия, а в старших разрядах регистра 6 его и младшик цифр.

Таким образом использование в последовательном множительном устройстве в цепи формирования произведения динамических регистров позволяет значительно упростить устройство, а также расширяет область его применения за счет использования в малогабаритных вычислительных устройст.— вах на интегральных динамических pe= гистрах.

Формула изобретения

ПОследОвательнОе множительное устройство, содержащее динамические регистры множимого, частичных про5

ЗО

50 изведений, К последовательных сумматоров, (2

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 608157, кл. G 06 F 7/39, 1974.

2. Карцев М.A. Арифметика цифровых машин.-М., Наука, 1969, с. 458-464 (прототип).

888110

Заказ 10725/13

Тираж 748 Подписное

ИНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Составитель Л. Медведева

Редактор Г.Петрова Техред T.Маточка Корректор Г.Назарова