Центральный процессор

 

Союз Советскик

Социалистическик

Республик

ОП ИСАНИ

ИЗОБРЕТЕН И

К АВТОРСКОМУ СВКДЕТЕЛЬСТВ

890400 (6I ) Дополнительное к авт. саид-ву (22) Заявлено 07.04. 80 (21) 2907173/18-2 с присоединением заявки М

1)M. Кл.

G 06 F 15/00

3ЪеудерстаалныИ KeNkTer

CCCI ла делам изобретений и атарытв1 (23) Приоритет

Опубликовано 15.12.81. Бюллетень М

Дата опубликования описания 1 7 . 2.

) ) ДК 681.3 (088. 8) В. П. Супрун., Ю. Г. Алексеев, Г. С. Бестань, Б. М. Конорев, Ю. Г. Нестеренко, Н. И. Новиков и В. Т. Щербаченко с (72) Авторы изобретения (7l ) Заявитель (54) ЦЕНТРАЛЬНЫЙ ПРОЦЕССОР

Изобретение относится к вычислительной технике, в частности к процессорам цифровых вычислительных машин, оборудование которых используется при работе с большими массивами данных, представленных в табличном виде.

Известен процессор, содержащий блок местной памяти, информационный регистр, сумматор, выходной регистр, узел формирования признаков, первую

10 группу элементов И, регистр признаков, узел управления микропрерываниями, триггер режима, узел микропрограммного управления, содержащий па1S мять микрокоманд, регистр адреса, регистр микрокоманды с дешифратором микроопераций, .информационная магистраль каналов, вторая группа элементов И, регистр хранения, третья группа эл,ментов И, второй триггер режима, элементы задержки (1).

Известен также микропрограммный процессор, содержащий блок микропрограммного управления, блок хранения служебнс1й информации, арифметикологическии блок, блок памяти, блок защиты памяти, блок анализа и подсчета символов данных, блок синхронизации, блок управления памятью, блок анализа и подсчета символов, схему сравнения, элемент И, счетчик, узел формирования управляющих сигналов (2$.

Однако известные процессоры обладают следующими недостатками: во-первых, в их структуре отсутствуют .элементы, обеспечивающие переадресацию с автоиндексацией, что усложняет программирование и увеличивает время .вычислений; во-вторых, в структурах команд отсутствует формат, который позволяет второй операнд располагать непосредственно.в команде, что снижает эффективное быстродействие процессора.

Наиболее близким к предлагаемому техническому решению является процес890100

30 сор Модели 50 системы !ВМ-360, содержащий сумматор, основную память, устройство управления, коммутаторы операндов, блок регистров общего назначения, операционный блок и другие специальные регистры.

Указанная модель процессора может. реализовывать двухадресную команду и имеет универсальный набор форматов команд (RR, RX, RS, SI, SS). 0

Недостатками процессора являются во-первых, невозможность магазинной обработки операндов без организации данного режима с помощью подпрограммы, что снижает эффективное быстро-, 15

i действие процессора в целом, но-вторых, в формате Sl величина операнда, заданного непосредственно в команде, не может пренышать одного байта.

И, как следствие укаэанного недостатка, — использование формата может осуществляться только для ограниченного количества команд.

Цель изобретения — расширение функциональных возможностей процессора путем устранения указанных недостатков.

Поставленная цель достигается тем, что в центральный процессор, содержащий операционный блок, блок памяти, блок регистров, блок подключения регистров операндов, блок формирования стробов, блок управления, генератор синхросигналов, коммутатор первого операнда, коммутатор второго операнда

35 и коммутатор результата, причем выход коммутатора результатон соединен со входом результата блока регистрон, первая и вторая группы выходов которого соединены соответственно с инфор40 мационными входами коммутатора первого операнда и с информационными входами коммутатора первого операнда и с информационными входами коммутатора второго операнда, выход коммутатора первого операнда соединен с первым информа45 ционным нходомоперационного блока,выход коммутатора второго операнда соединен со вторым информационным входом опе,рационного блока,выходырезультатов которого соединены с информационными вхо- Ж дами коммутатора результата, тактовый выход генератора синхросигналов соединен с тактовыми входами блока формирования стробов, блока подключения регистров операндов и блока управле- 55 ния, первый, второй и третий выходы которого соединены соответственно с управляющими входами блока памяти операционного блока и коммутатора результата, адресный вход блока памяти соединен с адресным выходом блока регистров, вход стробов которого соединен с выходом стробон блока формирования стробов, первый кодовый вход которого соединен с управляющим входом коммутатора первого операнда и с первым выходом блока подключения регистров операндов, второй выход которого соединен с упранляницим входом коммутатора второго операнда и вторым кодовым входом блока формирования регистров, выход блока памяти соединен с информационным входом блока регистров и с кодовым входом блока подключения регистров операндов, информационный вход блока памяти соединен E информационным выходом коммутатора первого операнда, четвертый выход блока управления, соединен с первым управляющим входом блока формирования стробон, выход окончания команды блока управления соединен со входами окончания команды блока подключения регистрон операндов и блока формирования стробов, введены блок режимов и блок дешифрации кодов операций, причем первый и второй выходы блока режимов соединены соответственно с первым и вторым управляющими входами блока регистров, третий управляющий вход которого соединен со вторым управляющим входом блока формирования стробов, выходом блока режимов и с первым управляющим входом блока управления, второй и третий управляющие входы которого соединены соответственно с четвертым и пятым выходом блока режимон, шестой выход которого соединен с третьим управляющим входом блока формирования стробов, управляющий вход блока подключения регистров операндов,.соединен с четвертым управляющим входом блока управления и с седьмым выходом блока режимов, вход признака которого соединен с выходом признака блока подключения регистров операндов, тактовый вход которого соединен с тактовым:входом блока режимов, вход конца команды которого соединен с выходом конца команды блока управления, кодовый вход которого соединен с выходом блока формирования кодов операций, кодовый вход которого соединен с кодовым входом блока режимов, и выходом блока памяти, синхронизирующий вход блока дешифрации кодов операций соединен с синхрони890400

5 зируюшим выходом блока подключения регистров операндов, при этом блок режимов содержит первый, второй и третий сдвиговые регистры, триггер, дешифратор признака адресации, пер- у вый, второй, третий, четвертый, пятый, шестой и седьмой. элементы И, первый, второй, третий, четвертый, пятый и шестой элементы ИЛИ, первый, второй и третий инверторы, причем первый и 30 второй входы дешифратора являются кодовым входом блока, первый выход дешифратора соединен с первым входом первого элемента И, второй вход которого является входом окончания коман- И ды блока, второй выход дешифратора соединен с первыми входами второго и третьего элементов И, вторые входы которого соединены со вторым входом первого элемента И, третий вход вто- 29 рого элемента И соединен с выходом первого инвертора, вход которого соединен с третьим входом третьего элемента И и выходом четвертого элемента И, входы которого соединены с входами первого элемента ИЛИ, входы которого являются кодовым входом блока, третий выход дешифратора соединен с первыми входами пятого и шестого элементов Из вторые входы которых со- М единены со вторьнк входом второго элемента И, третий вход пятого элемента И соединен с выходом второго иивертора, вход которого соединен с третьим входом шестого элемента И и выходом лер- уу .вого элемента ИЛИ, выход пятого элемента И соединен с последовательным входом первого сдвигового регистра1 синхронизирующий вход которого соединен с синхронизирующими входами второ-4а го и третьего сдвиговых регистров и триггера, синхронизирующий вход которого является тактовым входом блока, выходы шестого, второго и третьего элементов И соединены соответственно с последовательными входами второго и третьего сдвиговых регистров и триггера, выходы второго, третьего, четвертого и пятого элементов ИЛИ являются соответственно первым, вторым, ® третьим и четвертым выходами блока, выход первого элемента И является пя.тым выходом блока, первый выход первого сдвигового регистра является шестым выходом блока, выход шестого элемента ИЛИ является седьмым выходом блока, второй выход первого сдвигового регистра соединен с первыми выходами второго и шестого элементов ИЛИ, первый выход второго сдвигового регистра соединен с первым выходом первого сдвигового регистра, второй выход второго сдвигового регистра соединен с первым выходом третьего сдвигового регистра, третий выход второго сдвигового регистра соединен со вторыми входами второго и шестого элементов ИЛИ, первый выход третьего сдвигового регистра соединен с первым выходом первого сдвигового регистра и выходом пятого элемента ИЛИ, второй выход третьего адвигового регистра соединен с третьими входами второго и шестого элементов ИЛИ и первым входом пятого элемента ИЛ4, выход триг- :гера соединен с первым входом пятого элемента ИЛИ, четвертым входом шестого элемента ИЛИ и первым входом седьмого элемента И, второй вход которого соединен с выходом третьего инвертора, вход которого является входом признака блока, выход седьмого элемента И соединен с выходом второго элемента ИЛИ, первый, второй и третий входы третьего элемента ИЛИ соединены соответственно с первьми входами первого и второго сдвиговых регистров и со вторым входом третьего элемента И, первый, второй, третий, четвертый, пятый и шестой входы четвертого элемента КПИ соединены соответственно с первым и вторым входами первого сдвигового регистра, вторьм, первым и третьим выходом второго сдвигового регистра, вторым выходом третьего сдвигового регистра и выходом триггера, второй вход пятого элемен- та ИЛИ соединен с выходом триггера, а выход — с первым выходом третьего сдвигового регистра и вторым входом второго сдвигового регистра, выход шестого элемента ИЛИ соединен с выходом первого элемента И, а блок дешифрации кодов операций содержит дешифратор кодов операций н m триггеров кодов операций, причем входы дешифратора кодов операций являются кодовым входом блока, m выходов дешифратора кодов операторов соединены с входами

m триггеров кодов операций,,синхронизирующие входы которых являются синхрониэирующим входом блока, выходы m триггеров кодов операций являются выходом блока.

Введение дополнительных блоков и новых связей позволило организовать магазинную обработку массивов за счет введения формата команды RX+1 и an890400 8

t0 паратного продвижения адреса второго операнда при каждом обращении к массиву данных; использовать формат команды RI (в системе lBH-360 этот формат аналогичен RS) не для ограниченного числа команд, а для всех арифметических и логических команд, причем длина второго операнда не ограничена одним байтом, а равна длине машинного слова.

На фиг. 1 представлена блок-схема центрального процессора; на фиг. 2— структурная схема блока регистров, на фиг. 3 — структурная схема блока режимов; на фиг. 4 — структурная схема блока дешифратора кодов операций; на фиг. 5 — структурная схема блока подключения регистров операндов; на фиг. 6 — структурная схема блока формирования стробов; на фиг. 7 " структурная схема блока управления; на фиг. 8 — структурная схема сдвигового регистра управления; на фиг. 9— структурная схема коммутатора адреса; на фиг. 10 — структурная схема блока триггеров.

Центральный процессор (фиг. 1) содержит операционный блок 1, блок 2 памяти, блок 3 регистров,,блок 4 режимов, блок 5 дешифрации кодов операций, блок 6 подключения регистров операндов, блок ? формирования стробов, блок 8 управления, генератор 9 синхро сигналов, коммутатор 10 первого операнда, коммутатор !1 второго операнда и коммутатор 12 результата. Выход 13 коммутатора 10 первого операнда соединен с информационным входом блока 2 памяти и с первым информационным входом .операционного блока 1, второй информационный вход которого соединен с выходом 14 коммутатора ll второго операнда. Выходы 15 результатов операционного блока 1 соединены с информационными входами коммутатора 12 результата, выход 16 которого соединен со входом результата блока 3 регистров, первая группа выходов 17 которого соединена с информационнымн входами, а вторая группа выходов 18— с входами коммутатора 11 второго операнда коммутатора 10 первого операнда, первый выход 19 блока 6 подключения операндов соединен с управляющим входом коммутатора 10 первого операнда и с первым кодовым входом блока 7 формирования стробов, второй кодовый вход которого соединен с управляющим входом коммутатора ll второго one20

55 ранда и с выходом 20 блока 6 подключения регистров операндов. Выход 21 стробов блока 7 формирования стробов соединен с входом стробов блока 3 регистров, адресный выход 22 которого соединен с адресным входом блока 2 памяти, выход 23 которого соединен с информационным входом блока 3 регистров и с кодовыми входами блока 4 режимов, блока 5 дешифрации кодов операций и блока 6 подключения регистров операндов. Первый выход 24 блока 4 режимов соединен с первым входом блока 3 регистров, второй вход которого соединен с вторым выходом 25 блока 4 режимов, третий выход 26 которого соединен с третьим управляющим входом блока 3 регистров, с вторым управляющим входом блока 7 формирования стробов и с первым управляющим входом блока 8 управления, второй управляющий вход которого соединен с четвертым выходом 27 блока 4 режимов, пятый выход 28 которого соединен с третьим управляющим входом блока 8 управления.

Первый управляющий вход блока 7 формирования стробов соединен с mecтым выходом 29 блока 4 режимов, седьмой выход 30 которого соединен с четвертым управляющим. входом блока 8 управления и с управляющим входом блока б подключения операндов, синхроннзирующий выход 31 которого соединен с синхронизирующим. входом блока 5 дешифрации кодов операций, выход 32 которого соединен с кодовым входом блока 8 управления, выход 33 окончания команды которого соединен с входами окончания команды блока 4 режимов, блока 6 подключения регистров операндов и блока 7 формирования стробов.

Тактовый выход 34 генератора 9 синхросигналов соединен с тактовыми входами блока 4 режимов, блока 6 подключения регистров операндов, блока 7 стробов и блока 8 управления, первый выход 35 которого соединен с управляющим входом блока 2 памяти. Управляющий вход операционного блока 1 соединен с вторым выходом 36 блока 8 управления, третий выход 37 которого соединен с управляющим .входом коммутатора 12 результатов. Выход 38 признака блока 6 подключения регистров операндов соединен с входом признака блока 4 режимов. Четвертый выход 39 блока 8 управления соединен с третьим управ"

890400

15 ляющим входом блока 7 формирования стробоа.

Блок 3 регистров (фиг. 2 содержит

2 регистров 40 общего назначения (kK разрядность полей R1 и R g в командном слове}, коммутатор 41 адреса, два коммутатора 42, счетчик 43 команд, счетный вход которого соединен с шиной 44 счета.

Вход результата блока 3 регистров соединен с первым входом коммутатора 421 с вторым входом коммутатора 42в и с входами регистров 40„-; 40 - общего назначения. Вход регистра 40 общего назначения соединен с выходом коммутатора 421,второй вход которого соединен с информационным входом блока 3 регистров, третий управляющий вход которого соединен с управляющим входом коммутатора 421.

Вход стробов блока 3 регистров соединен с синхронизирующими входами регистров 40 общего назначения, выходы которых соединены с первой и второй группами выходов 17 и 18 блока 3 регистров, второй управляющий вход которого соединен с управляющим входом коммутатора 42б, выход которого соединен с входом регистра 40 1 общего назначения, выход которого соединен с первым входом коммутатора 41 адреса, второй аход которого соединен с выходом регистра 40 общего назначения. Выход коммутатора 41 адреса соединен с входом счетчика 43 команд и с адресным выходом 22 блока 3 регистров, первый управляющий вход которого соединен с управляющим входом коммутатора 41 адреса, третий вход которого соединен с выходом регистра 400 общего назначения. Выход счет40 чика 43 команд соединен с первым входом коммутатора 42 .

Блок 4 режимов (фиг. 3) содержит двухразрядный сдвиговый регистр 45, трехразрядный сдвиговый регистр 46, двухразрядный сдвиговый регистр 47, триггер 48, дешифратор 49 признака адресации, элементы И 50-54, элемент ИЛ1 55, инверторы 56-58, элемент И 59, элементы ИЛИ 60-64 и элемент И 65, образующий выход 66. Элементы ИЛИ 63 и 64 образуют соответственно выходы 67 и 68. Первый и второй разряды сдвигового регистра 45 образуют выходы 45 и 45<. Первый, вто- H

1 рой и третий разряды сдвигового регистра 46 образуют выходы 461 — 46а.

Первый и второй разряды сдвигового

10 регистра 47 образуют выходы 471 и 47, Выход триггера 48 образует выход 48„.

Синхронизирующие входы сдвиговых регистров 45-47 и триггера 48 соединен с тактовым входом блока 4 режимов, вход конца команды которого соединен с вторыми входами элементов

И 50-53, 65 и третьим входом элемента ИЛИ 61, выход которого соединен с вторым выходом 25 блока 4 режимов, первый выход 24 которого соединен с выходом элемента ИЛИ 60 и элемента И 59, второй вход которого соединен с выходом инвертора 58, вход которого соединен с входом признака блока 4 режимов, третий выход 26 кото- рого соединен с выходом элемента

ИЛИ 62. Входы дешифратора 49 признака адресации соединены с двухразрядным полем признака адресации кодового входа блока 4 режимов. Входы элементов И 54 соединены с разрядами кодового входа блока 4 режимов, за исключением младшего разряда, соответствующими полю 2 в командном слове.

Входы элемента ИЛИ 55 соединены с разрядами кодового входа блока 4 режимов, соответствующими полю 2 в командном слове. Входы элемента ИЛИ 55 соединены с разрядами кодового входа блока 4 режимов, за исключением младшего разряда, соответствующими полю 2 в командном слове. Входы элемента

ИЛИ 55 соединены с разрядами кодового входа блока 45 режимов, соответствующими полю 2 в командном слове. Первый вход элемента И 65 соединен с первым выходом дешифратора 49 признака адресации, второй выход которого соединен с первыми входами элементов

H 52 и 53. Третий вход дешифратора 49 признака адресации соединен с первыми входами элементов И 50 и 51. Выход элемента И 54 соединен с третьим входом элемента И 53 и через инвертор 57 с третьим входом элемента И 52, Выход элемента ИЛИ 55 соединен с третьим входом элемента И 51 и через инвертор с третьим входом элемента И 50.

Выходы элементов И 50-53 соединены соответственно с последовательиьвж входами сдвиговых регистров 45-47 и входом триггера 48. Входы элемента ИЛИ бО соединены с выходами 45 46 и 47 °

Первый вход элемента И 59 соединен с выходом 481. Первый и второй входы элемента ИЛИ 61 соединены с выходами 45. и 46„. Входы элемента ИЛИ 62 соедийены с выходами 451, 45, 461, I! 89040

46>, 4/ и 48!. Входы элемента ИЛИ 63 ..оединены с выходами 48 н 4?g . Входы элемента !!Л1 64 соединены с выходами 45, 46, 4? и 48 . Выходы 471, 46> и 67 образуют четвертый выход 27 блока 4 режимов. Выходы 45.„, 46., 46, 47„ и 67 образуют шестой выход 29 блока 4 режимов. Выходы 46 и 68 образуют седьмой выход 30 блока 4 режимов.

Блок 5 триггеров кодов операций (фиг.4) содержит дешифратор 69 кодов операций и rn триггеров 70 кодов операций (w — число команд, используемой системы команд), выходы В„,...,В,„, которых образуют выход 32 блока 5 триггеров кодов операций, синхронизирующий вход которого соединен с синхронизирующими входами триггеров 70 кодов операций, входы которых соединены с выходами дешифратора 69 кодов операций, входы которого соединены с кодовым входом блока 5 триггеров кодов операций, соответствующим полю кодов операций в командном слове.

Блок 6 подключения регистров операндов (фиг. 5) содержит регистр 71 для хранения полей Rq и %g командного слова, первую группу из K элементов И 72, вторую группу из K элементов И 73, триггера 74, два элемента И 75, элемент ИЛИ 76 и два инвертора 77.

Выход 4Q, соединенный с управляющим входом блока 6 подключения регистров операндов, через иивертор 77 соединен с вторыми входами первой группы элементов И 72, выходы которых соединены с первым управляющим выходом 19 блока 6 подключения регистров операндов, второй управляющий выход 20 которого соединен с выходами второй группы элементов И 73, вторые входы ко7-oðûõ соединены с выходом триггера 74, синхронизирующнй вход которого соединен с выходом элемента ИЛИ ?6.

Вьиод элемента И 75 соединен с входом 4> элемента ИЛИ 76, с синхронизирующим входом регистра 71 и с синхронизирующим выходом 31 блока 6 подключения регистров операндов, вход конца команды которого соединен с первым вхо- Ж дом элемента И 75. Выход 68, соединенный с управляющим входом блока 6 подключения регистров операндов, соединен с первым входом элемента И 75 и через инвертор 771 соединен с входом 55 триггера 74. Первые входы первой группы элементов И 72 соединены с выходами поля 1 регистра 71, выходы поля

0 !2 которого соединены с первыми входами второй группы элементов И 73, при этом выход младшего разряда поля регистра ?I соединен с выходом 38 признака блока 6 подключения регистров операндов, кодовый вход которого, соответствующий полям R u Q ко-

1 Я. мандного слова, соединен с входами регистра 71. Второй вход элемента ИЛИ соединен с выходом элемента И 75, второй вход которого соединен со вторым входом элемента И 75„ и с тактовым входом блока 6 подключения регистров операндов.

Блок ? формирования стробов (фиг.б) содержит коммутатор 78, дешифратор 79 записи, элемент ИЛИ-НЕ 80, элементы ИЛИ 81„, 82, 81ь и 2 элементов

К

И 82, выходы 21@-2I y„которых соединены с выходом 21 стробов блока 7 формирования стробов, первый кодовый вход которого соединен с первой группой входов коммутатора 78, вторая группа входов которого соединена со вторым кодовым входом блока 7 формирования стробов, вход конца команды которого соединен с входом элемента ИЛИ-НЕ 80 и с четвертым входом элемента ИЛИ 81 1, второй и третий входы которого соединены с выходами 45.! и

46<, соединенными с первым управляющим входом блока 7 формирования стробов, второй управляющий вход которого соединен с входом элемента ИЛИНЕ 80 и с четвертым входом элемента ИЛИ 81, третий и второй входы которого соединены со входами элемента ИЛИ-НЕ 80 и с выходами 46 и 47, соединенными с первым управляющим входом блока 7 формирования стробов. Выход элемента ИЛИ-НЕ 80 соединен с первым входом элемента ИЛИ 81, выход которого соединен с дополнительным входом дешифратора 79 записи, входы которого соединены с выходами коммутатора 78, управляющий вход которого соединен со вторым входом элемента ИЛИ 81 и с выходом 67, соединенным с первым управляющим входом блока 7 формирования..стробов, третий управляющий вход и тактовый вход которого соединены со вторыми и третьими входами элементов И 82. Первый выход дешифратора 79 записи соединен с первым входом элемента ИЛИ 811, выход которого соединен с первым входом элемента И 82,.

К

Первые входы элементов И 82 -82 соединены с j2-(2 -1)) -ми выходамй

13 8 дешифратора 79 записи, 2 -2 выход кок торого соепинен с первым входом элемента И 82

Блок 8 управления (фиг. 7) содержит сдвиговый регистр 83 управления, сборки 84 и 85, Ы сборок 86 (Π— количество управляющих микроопераций операционного блока 1), сборку 87, р сборок 88 (р — определяется числом выходов результатов операционного блока 1,таких как сумма, поразрядная сумма, поразрядный перенос и т.п., причем 2 ) числа выходов результаК тов), элементов И 89, элементов И 90, В+с+4+е элементов И 91, элементав И 92 и h+ ... + q. элементов И 93.

Выходы сдвигового регистра 83 управления образуют и выходов Л, где и определяется числом машинных циклов для выполнения самой длинной команды из системы команд. Числа а, в, с, d е, 9, h,...,q определяются числом команд из системы команд, в которых вырабатываются управляющими микрооперации на выходах соответствующих сборок. Кодовый вход блока 8 управления соединен с выходами В1,...,В триггеров 70 -70п1кодов операций.

Выход 46, соединенный с вторым управляющим входом блока 8 управления, соединен с входами сборок 84, 861 и 86 . Выход 67, соединенный.с вторым управляющим входом блока 8 управления, соединен с входамн сборок 86 и 86 . Выход 471, соединенный с вторым управляющим входом блока 8 управления, соединен с входом сборки 86 и входом сборки 84, выход которой соединен с четвертым выходом 39 блока 8 управления, тактовый вход которого соединен с синхронизнрующим входом сдвигового регистра 83 управления, вход которого соединен с третьим управляющим входом блока 8 управления, первый управляющий вход которого соединен с входами сборок 84 и 87. Выходы сборки 87 и элемента И 92 соединены с первым выходом 35 блока 8 управления, второй выход 36 которого соединен с выходами сборок 861,...863.

Выход сборки 85 соединен с входами сборок 84 и 87, управляющим входом сдвигового регистра 83 управления и с выходом 33 конца команды блока 8 управления, третий выход 37 которого соединен с выходами сборок 881...,, 88>, Первые входы элементов И 891,..., 89 соединены с выходами А,,...,A>

90400 14 сдвигового регистра 83 управления, вторые входы элементов И 89„,...,89г соединены с выходами В,...,В1 триггеров 70 кодов операций, а выходы элементов И 89,. °,89р соединены с входами сборки 84. Первые и вторые входы элементов И 90„,...,90а соединены соответственно с выходами А

А сдвигового регистра 33 управления и В,,...,В триггеров 70 кодов операций, а выходы элементов И 90„...,90 соединены с входами сборки 85, дополнительный вход которой соединен с выходом А z последнего разряда сдвигового регистра 83 управления. Входы элементов И 9)„,...,9lp соединены e0-:. ответственно с выходами А„,...,А сдвигового регистра 83 управления и

В „,.. °,В триггеров 70 кодов операций, при этом выходы элементов И 91,...,91 соединены со входами сборки 86„, выходы элементов И 911,...,9!C; - со входами сборки 86, выходы элементов

И 91,„,...,91g — со входами сборки

86, выходы элементов И 91 ...,91 со входами сборки 86 .

Первый вход элемента И 92 соеди нен с выходом 68 элемента ИЛИ 64 блока 4 режимов, подключенного через седьмой выход 30 блока 4 режимов к четвертому управляющему входу блока 8 управления. Второй вход элемента И 92 подключен к выходу 8е триггера 70р кода операции, соответствующему ко манде "Запись" в "Память". Первые и вторые входы элементов И 92,...,92 соединены соответственно с выходами А;,...,А1 сдвигового регистра 83 управления и выходами В,...,В триггеров 70 кодов операций, а выходы

40 элементов И 92,...,92 соединены со входами сборки 87.

Первые и вторые входы элементов

И 931,...,93 q соединены соответственно с выходами А;,...,А сдвиговаго регистра 83 управления и с выходами

By B триггеров 70 кодов операций, при этом выходы элементов

И 931,...,93 соединены со входами сборки 88„,...,88 выходы элеменSO тов И 9,...,93 соединены с входами сборки 88р.

Индексы 1, j, y u t — переменные, значение которых может принимать от единицы до и для i u j и от единицы до m для и t и определяются алгоритмами выполнения каждой конкретной команды из системы команд.

Если для выполнения некоторой команСборка 84 обеспечивает разрешение записи информации в регистры 40 общего назначения. Сборка 87 служит для выработки сигнала обращения к блоку 2 памяти, а элемент И 921 служит для выработки сигнала записи в блок 2 памяти. Сборка 85 служит для выработки сигнала в конце выполнения каждой ко30 манды. Соединение выхода А сдвигового регистра 83 управления непосредственна со входом сборки 85 служит для исключения прекращения работы центрального процессора при ошибках при программировании, когда программист

35 потребует выполнения команды, отсут— ствующей в системе команд, при которой не включится ни один из триггеров 70 кодов операций.

Сдвиговый регистр 83 управления

40 (фиг. 8) содержит элемент ИЛИ 94, и триггеров 95, 1 элементов И 96, элемент ИЛИ-НЕ 97 и инвертор 98,. выход которого соединен с вторым входом элемента И 96, первый вход которого 43 соединен с выходом элемента ИЛИ 94, первый вход которого соединен с выходом 66, соединенным с входом сдвигового регистра 83 управления, синхронизирующий вход которого соединен с Ж синхронизирующими входами триггеров 951-95„, входы которых соединены с выходами элементов И 96„-96 .

Второй вход элемента ИЛИ-НЕ 97 соединен со вторым входом элемента ИЛИ 9455 и с выходом 68, соединенным с входом сдвигового регистра 83 управления, управляющий вход которого соединен ды в сooTветствующем машинном цикле ее выполнения необходимо выработать определенную микрооперацию, то на выходе соответствующей сборки устанавливается элемент И, на входы которых поступают выходы триггера кода операции и соответствующего разряда сдвигового регистра 83 управления.

Сборка 86 обеспечивает подачу в операционный блок 1 первого операнда прямым кодом, сборка 86 обеспечивает подачу в операционный блок l второго операнда прямым кодом, сборка 86 обеспечивает подачу единицы переноса в младший разряд для операционного блока l и т.д.

Сборки 88,...,88я обеспечивают настройку коммутатора 12 результата на пропускание результата в блок 3 регистров с соответствующего выхода операционного блока

890400 с первым входом элемента ИЛИ-НЕ 97, выход которого соединен со вторыми входами элементов И 96 1-96>, первые входы которых соединены соответственно с выходами триггеров 95@-95 .1.Выходы триггеров 95 -95 образуют выходы А -А сдвигового регистра 83 управления.

Коммутатор 41 адреса (фиг. 9) cot0 держит дешифратор 99 и элемент

И-ИЛИ 100, выход которого соединен с выходом коммутатора 41 адреса, первый,второй и третий входы которого соединены с первыми входами соответственно первого, второго и третьего вентилей элемента И-ИЛИ 100, вторые входы которых соединены соответственно с первым, вторым и третьим выходами дешифратора 99, входы которого соединены с входом коммутатора 41 адреса.

Триггер 48 (70, 74, 95) (фиг. 10) сосодержит элементы И-ИЛИ 101 и 102 и инверторы 103 и 104. Выход тригге.ра 48 соединен с выходом элемента

И-ИЛИ 101 и с первым входом первого вентиля элемента И-ИЛИ 101, второй вход которого соединен с синхронизирующим входом триггера 48 и с входом инвертора 104, выход которого соединен с входом инвертора 103 и с вторыми входами вторых вентилей элементов И-ИЛИ 101 и 102, первые входы которых соединены с выходом элемента И-ИЛИ l 02, второй вход первого вентиля которого соединен с выходом инвертора 103. Вход триггера 48 соединен с первым входом первого вентиля элемента И-ИЛИ 102.

Сдвиговые регистры 45-47 выполнены на триггерах аналогичных триггеру 48, причем вход последующего разряда регистров 45-47 соединен с выходом их предыдущего разряда.

Регистры 40 и 71 выполнены на триггерах аналогичных триггеру 48 (70, 74, 95) .

Триггер 48 (70, 74, 95) работает следующим образом.

При появлении сигнала на его синхронизирующем входе элемент И-ИЛИ 101 запоминает состояние своего выхода, являющегося выходом триггера 48. На выходе инвертора 104 сигнал пропадает, поэтому вторые вентили элементов И-ИЛИ 101 и 102 закрыты, а сигналом, образуемым на выходе инвертора 103, первый вентиль элемента И-ИЛИ 102 открыт, при этом выход эле17

890400

40 мента И-ИЛИ 102 повторяет состояние вхоца триггера 48.

При пропадании сигнала на синхронизирующем входе триггера 48 первый вентиль элемента И-ИЛИ 101 закрыва5 ется, а на выходе инвертора 104 появляется сигнал, который открывает вторые вентили элементов И-ИЛИ 102 и 101, при этом элемент И-ИЛИ 102 запоминает состояние его выхода, а элемент И-ИЛИ 101 передае это состояние на выход триггера 48. Таким образом, триггер 48 представляет собой 0-триггер.

Коммутатор 41 адреса работает следую»цим образом.

При коде "00" на входе дешифратора 99 сигнал появляется только на е"o первом выходе, открывая только первый вентиль элемента И-ИЛ(100, связанный первым входом с первым входом коммутатора 41 адреса. При коде

"0i" на входе дешифратора 99 аналогичиь»м образом на въ:ход коммутатора 41 адреса передается только состояние

его второго входа, а при коде "1О" на входе дешифратора 99 на выход коммутатора 41 адреса передаемся только состояние его третьего входа. Причем код "00" на вход дешифратора 99 по30 ступает при отсутствии сигналов на выходах элементов И 59 и ИЛИ 60, код

"01 - при отсутствии сигнала на вы ходе элемента ИЗ% 60 и при появлении сигнала на выходе элемента И 59, а код "10" — 9ри отсутствии сигнала иа выходе элемента И 59 и и. явлении сиг- . нала на выходе эх»емента ИЛИ 60 в блоке 4 режимов. Совместное появление сигналов на выходах элементов И 59 и ИЛИ 60 исключено.

Сдвиговый регистр 83 управления работает следующим образом.

При отсутствии сигналов на входах элемента ИЛИ-НЕ 97 (соответствует отсутствию сигналов на выходе сборки 85 в блоке 8 управления и на выходе элемента ИЛИ 64 в блоке 4 режимов) элемент И 961 закрыт, так как отсутствует сигнал на выходе инвертора 98, а элементы И 96,»-96 открыты сигналом с выхода элемента ИЛИ-НЕ 97.

Поэтому при поступлений каждого синхросигнала на синхронизирующем входе сдвигового регистра 83 управления, в триггер 95-1 загисывается нуль, а 55 в триггеры 95 -95 — состояние предшествующего ему триггера. При наличии сигнала на управляющем входе сдвигоl8 вого регистра 83 управления, соединенного с выходом сборки 85, на выходе элемента ИЛИ вЂ  97 сигнал отсутствует, а на выходе пнвертора 98 вырабатывается сигнал и при появлении синхросигнала на синхронизирующем входе сдвигового регистра 83 управления в триггеры 95 -95 запишутся нули, а в триггер 95„ — единица, если на выходе 66 элемента И 65 в блоке 4 режимов вырабатывается сигнал и запишется нуль, если этот сигнал не вырабатывается, при этом появление сигналов на первом входе элемента ИЛИ-НЕ 97 и его втором входе, связанном с выходом 68 элемента ИЛИ 64 в блоке 4 режимов, невозможно. При появлении сигнала на выходе 68 элемента ИЛИ 64 сигнал поступает, с одной стороны, на вход элемента ИЛИ-НЕ 97 и с другой стороны— через элемент ИЛИ 94 на вход элемента И 961, поэтому при поступлении сннхросигнала на синхронизирующий вход сдвигового регистра 83 управления в триггер 95» запишется единица, а в триггеры 95 -95„ запишутся нули.

По окончанию действия сигнала на управляющем входе и входе сдвигового регистра 83 управления он переходит в режим сдвига своего состояния, как описано выше.

Центральный процессор работает следу»Ощим образом

В конце выполнения очередной команды на выходе одного из элементов И 90 вырабатывается сигнал и поступает в качестве сигнала окончания команды (ОК) на выходе сборки 85 и соответственно на выход 33 ОК блока 8 управления. При этом сдвиговый регистр 83 переходит из режима сдвига в режим записи, на выходе сборки 84 вырабатывается сигнал и поступает на выход 39 блока 8 управления, на выходе сборки 87 вырабатывается сигнал, который с выхода 35 блока 8 управления поступает на управляющий вход блока 2 памяти в качестве сигнала обращения. На адресный вход блока 2 памяти подается адрес очередной команды (содержимое регистра 40 .»), так

К как сигналы на выходах элемента И 59 и элемента ИЛИ 60 отсутствуют и коммутатор 41 адреса пропускает код с первого своего входа на выход. Сигнал ОК, поступая на вход КК блока режимов, открывает по первым входам элементы И 60, 50-53 и 65 и через первый вход элемента ИЛИ 61 поступает на вы!

9 8904 ход 25 блока 4 режимов и далее на управляющий вход коммутатора 42, который обеспечивает подачу на вход рек

tl гис тра 40 1 общего назначения продвинутого" значения счетчика 43 команд, 5 так как íà его вход подается код с выхода коммутатора 41 адреса, à íà его счетный вход подается сигнал с шины 44 счета.

Командное слово следующей команды с выхода 23 блока 2 памяти поступает на кодовые входы блока 4 режимов, блока 5 дешифрации кодов операций и блока 6 подключения регистров операндов.

После признака адресации командного слова поступает на дешифратор 49 признака адресации, поле 2 командного слова без его младшего разряда поступает на элемент И 54 и полностью поступает на вход элемента ИЛИ 55 и на

20 вход зоны Я регистра 71. Поле 91 командного слова поступает на вход зоны регистра 71, а поле кода операции в командном слове поступает на вход дешифратора 69 кода операции, на одном из выходов которого вырабатывается сигнал. При этом, если поле признака адресации (ПА) в командном слове следующей команды равно "ОО" (соответствует режиму1К -регистр — реЗб гистр — выполненная команда), то сигнал вырабатывается на первом выходе дешифратора 48 признака адресации и через элемент И 65, его выход 66 и выход 28 блока 4 режимов оступит через элемент ИЛИ 94 на вход элемента И 96 . Если ПА "01" (режим

PX+1 - выполнение команды в режиме регистр - память, причем адрес второ— го операнда находится в одном из регистров 40 общего назначения содержи40 мое которого увеличивается на единицу — магазинная организация работы), то сигнал вырабатывается на втором выходе дешифратора 49 ПА и открывает по вторым входам элементы И 52 и 53, 45 причем при равенстве поля кодам

"l...10" или "1...11" на выходе элемента И 54 вырабатывается сигнал и проходит только через элемент И 53 на вход триггера 48, при других кодах в поле Р сигнал на выходе элемента И 54 отсутствует, поэтому на выходе инвертора 57 вырабатывается сигнал и поступает на вход сдвигового регистра 47. 55

Если ПА = "10", то сигнал вырабатывается только на третьем выходе дешифратора 49 ПА и открывает по вторым

00 20 входам элементы И 50 и "1, причем при неравенстве поля 2 коду "0...0" на гыходе элемента ИЛИ 56 вырабатывается сигнал и проходит только через элемент И 51 на вход сдвигового регистра 46, а при равенстве поля 1 коду

"0...0" на выходе элемента ИЛИ 55 сигнал отсутствует, а на выходе инвертора 56 сигнал вырабатывается и через элемент И 50 поступает на вход сдвигового регистра 45. Сигнал с выхода 39 блока 8 управления, поступая на элементы И 82, открывает нх по вторым входам. Сигнал ОК с выхода 33 блока 8 управления, поступая на вход элемента И 75, открывает его по первому входу и поступая, с одной стороны, через элемент ИЛИ 81 на элемент И 82 к открывает его по первому входу, и с другой стороны, поступая на вход элемента ИЛИ-НЕ 80, обуславливает отсутствие сигнала на его выходе и соответственно на дополнительном входе дешифратора 79 записи. При отсутствии сигнала на дополнительном входе дешифратора 79 записи сигнала на его выходах отсутствует, а при наличии еигнала на дополнительном входе дешифратора 79 записи появляется сигнал на одном из его выходов,соответствующем коду, подаваемому на его входы с выходов коммутатора 78.

При появлении сннхросигнала на тактовом выходе 34 генератора 9 синхросигналов, во-первых, выработается сигнал на выходе элемента И 82 4 и запишется продвинутое значение счетчика 43 команд в регистр 40 общего назначения, во-вторых, вырабатывается сигнал на выходе элемента И 75 и. пройдя через элемент ИЛИ 76, запишет "1" в триггер 74, так как сигнал на выходе 68 элемента ИЛИ 64 отсутствует, а на выходе инвертора 771 присутствует. Кроме того, сигнал с выхода элемента И 751 запишет состояние полей % и 0q командного слова в регистр 71 и, поступая с синхрониэируюшего выхода 31 блока 6 подключения операндов на синхронизирующий вход блока 5 триггеров кодов операций, произведет установку в единицу только одного из . триггеров 70 кода операции.

Кроме того, синхросигнал с тактового выхода 34 генератора 9 синхросигналов в зависимости от состояния полей ПА и 2 командного слова произве дет запись единицы либо в первый раз21

890

55 ряд сдвигового регистра 83 управления при ПА = "00", либо в триггер 48 при ПА = "01 и Я = "1...10" или

"1...11", либо в первый разряд сдвигового регистра 47 при ПА = "01" и Rg Ф "1...10" или 1 Ф "1...11", либо в первый разряд сднигового регистра 46 при ПА = "10" и "0...0", либо в первый разряд сдвигового регистра 45 при ПА = "10" и kg = "0...0". о

При этом заканчивается действие всех управляющих сигналов вырабатываемых предыдущей командой и начинается действие управляющих сигналов, вырабатываемых вновь принятой командой.

Если команда выполняется в режиме

И, то в первом цикле выполнения команды сигнала В с выхода соответствующего триггера 70 кода операции и сигнал А < с выхода сдвигового регистра 83 управления обеспечивают выработку соответствующих управляющих сигналов требуемых по алгоритму выполнения данной команды (совпадение сигналов А и В на входах соответствующих элементов И 89-93 н подача сигнала через соответствующие сборки 84-88 на выходы 33, 35-37„ 39 блока 8 управления) .

При этом первый операнд подается на первый информационный вход операционного блока с одного иэ регистров 40 общего назначения через коммутатор 10 первого операнда (номер регистра 40 общего назначения подается с выхода поля R регистра 71 через элементы И 72 на управляющий вход коммутатора 10 первого операнда, причем, код

"0...0" для поля „ не используется.

Аналогичньич образом код поля ky регистра 71, поступая через элементы И 73 на управляющий вход коммутатора 11 второго операнда, обеспечивая подачу второго операнда с соответствующего регистра 40 общего назначения на второй информационный вход операционного блока 1, который преобразует данные операнды в соответствии с кодом поступившим на его управляющий вход с выхода 36 блока 8 управления (выходы сборок 86 -86 ) .

Если выполняемая команда выполня- 50 ется за один машинный цикл, то в первом цикле выполнения команды на одНоМ из выходов 15 операционного блока 1 (выход "Суммы", "Поразрядной суммы, Поразрядного переноса" и т.п,) присутствует результат, причем на выходах соответствующих элементов И 93 вырабатываются сигналы, ко400 гг торые формируют на выходе 37 блока 8 управления код, соответствующий этому требуемому результату. Данный код обеспечивает подачу результата через коммутатор 2 результата на входы коммутаторов 42 или регистров 40 -40

К общего назначения в блоке 3 регистров. В этом цикле один из элементов И 89 вырабатывает сигнал, который, пройдя через сборку 84, открывает по вторым входам элементы И 82.

На выходе 67 элемента ИЛИ 63 сигнал отсутствует, поэтому код поля „ регистра 7! через коммутатор 78 подается на входы дешифратора 79 записи, на дополнительном входе которого присутствует сигнал, поэтому сигналом с соответствующего выхода дешифраФора 79 записи открыт по первому входу тот элемент И 82, выход которого соединен с синхронизирующнм входом регистра 40 общего назначения, в котором находится первый операнд, поэтому при появлении синхросигнала на тактовом выходе 34 генератора 9 сиихросигналов, результат запишется на место первого операнда.

Кроме того, если данный цикл выполнения команды является последним ее циклом, то на выходе сборки 85 вырабатывается сигнал OK при этом выполнится выборка следующего командного слова, аналогично описанному.

Если данный цикл выполнения команды не является последним, то после

его выполнения синхросигнал с тактового выхода 34 генератора 9 синхро+ сигналов сдвинет единичный сигнал во второй разряд сдвигового регистра 83 управления и так дапее до конца выполнения команды, который определяется наличием сигнала OK на входе сборки 85.

Если команда выполняется в режиме Х при ky "0...0", то выполнение команды начнется с режима выборки второго операнда, в первом цикле которого на выходе 45 сдвигового регистра 45 вырабатывается сигнал, по которому на выходах 25, 26 и 29 блока 4 режимов вырабатываются сигналы. Сигнал на выходе 25 блока 4 режимов настраивает коммутатор 42 на пропускание кода с выхода счетчика 43 команд на вход регистра 40 1

У. общего назначения. Сигнал с выхода 26 обеспечивает выработку, во-первых, сигнала обращения к памяти на выходе сборки 87 и поступающего на управляю23

8904

50 щий вход блока 2 памяти, во-вторых, сигнала на выходе 39 блока 8 управления, обеспечивающего отпирание элементов И 82 по второму входу, в-третьих, настраивает коммутатор 42 на пропус5 канне информации с выхода 23 блока 2 памяти на вход регистра 40 общего назначения, в-четвертых, сигнал на выходе элемента HJIH 81 обеспечивает отпирание элемента И 82о по первому входу, в-пятых, обеспечивает отсутствие сигнала на выходе элемента ИЛИ-НЕ 80 и соответственно на дополнительном входе дешифратора 79 записи, что обеспечивает отсутствие сигналов на всех его выходах. Кроме того, сигнал с выхода 45, поступая на вход элемента ИЛИ 81 обеспечивает отпирание элеК мента И 82,аппо первому входу.

Отсутствие сигнала на выходе 24 блока 4 режимов обеспечивает подачу адреса "Смещения" с выхода регистра 40 через коммутатор 41 адреса на

К адресный вход блока 2 памяти и на вход счетчика 43 команд, на счетный вход которого с шины 44 счета поступает сигнал. Командное слово и "Смещение" для формата Я Х занимают две смежных ячейки памяти, причем, в формате Х при 1 = "О...О" "Смещение" является исполнительным адресом второго операнда. При появлении синхросигнала на тактовом выходе 34 генератора 9 синхросигналов, во-первых, вырабатывается синхросигналы на выхоК, 35 дах 21 и 21 „элементов И 82р и 82 q и производится запись "Смещения" в регистр 40б общего назначения и "продвинутого" значения счетчика 43 коК манд в регистр 40 и, во-вторых, 40 сдвигает единичный сигнал с первого во второй разряд сдвигового регистра 45, после .чего начинается второй цикл выполнения режима 1Х при Й

"О... О".

Во втором цикле режима RX при 1 =

= "0...0" сигнал с выхода 45 сдвигового регистра 45 обеспечивает, вопервых, выработку сигнала на выходе элемента ИЛИ 60, по которому коммутатор 41 адреса пропускает исполнительный адрес второго операнда с регистра 40 общего назначения на адресный вход блока 2 памяти. Во-вторых, вырабатывается сигнал на выходе 68 элемента ИЛИ 64, который с выхо- 55 да 30 блока 4 режимов поступает на первый вход элемента И 75 и открывает его по этому входу, а на входе

ОО 24 триггера 74 сигнал снимается. Кроме

1, того, сигнал с выхода 68 поступает на входы элемента И 921 и элементов ИЛИ 94 и ИЛИ-НЕ 97. В-третьих, вырабатывается сигнал на выходе элемента ИЛИ 62 и соответственно на выходе 26 блока 4 режимов. Работа, производимая сигналом на выходе 26 блока 4 режимов, описана выше.

При появлении синхросигнала на тактовом выходе 34 генератора 9 синхросигналов, во-первых, вырабатывается синхросигнал на выходе 21д элемента И 820, по которому второй операнд с выхода 23 блока 2 памяти записывается в регистр 40 общего назначения, во-вторых, вырабатывается сигнал на выходе элемента И 75 и, пройдя через элемент ИЛИ 76, запишет нуль в триггер 74, который при этом закроет элементы И 73, в-третьих, выдвинет единицу из сдвигового регистра 45 и запишет единицу в первый разряд сдвигового регистра 83 управления, после чего процессор начнет выполнение команды, которое происходит аналогично ранее описанному выполнению команды в режиме k% за исключением того, что второй операнд подается на операционный блок 1 не из регистра 40; общего назначения, определяемого кодом в поле %, а из регистра 40 общего назначения, так как на выходе элементов И 73 сигналы отсутствуют (нулевой код) .

Если команда выполняется в режиме

PX npu Ry 4 "0...0", то выполнение команды начнется с режима выборки второго операнда по исполнительному адресу являющемуся суммой "Смещения" и индекса — содержимого регистра 401 общего назначения, где 1 — код в поле Ry командного слова (поле Rg регистра 71) . В первом цикле выполнения данного режима сигнал присутствует на выходе 461 сдвигового регистра 46. Выполнение первого цикла в данном режиме производится аналогично выполнению первого цикла режима Х при

"0...0, после чего происходит переход к выполнению второго цикла, который определяется наличием сигнала на выходе 46 сдвигового регистра 46.

Во втором цикле сигнал с выхода 46, во-первых, через выход 30 блока 4 режимов поступает на вход инвертора 77> и запрещает срабатывание элементов И 72, что обеспечивает подачу

890400

25 смещения с выхода регистра 40< общего назначения на первый информационный вход операционного блока 1. Во-вторых, сигнал с выхода 46, поступая через выход 29 блока 4 режимов на вход эле".лента ИЛИ-НЕ 80, запрещает отсутствием сигнала на выходе элемента ИЛИ 81 выдачу сигналов со всех выходов дешифратора 79 записи и, поступая на вход элемента ИЛИ 81„, iÎ открывает элемент И 82 по первому

I ходу. В-третьих, сигнал с выхода 46, поступая через выход 27 блока 4 режимов на входы сборок 84, 86.! и 86 обеспечивает выработку сигналов на их выходах. При этом сигнал с выхода сборки 84 открывает элемент И 82 о по второму входу. Сигналы с выходом сборок 86 и 86, поступающие через выход 36 на управляющий вход операционного блока, обеспечивают соответственно подачу первого и второго операндов в операционный блок 1 прямым кодом, при этом на первом своем выходе операционный блок 1 вырабатывает код,рав- ный сумме кодов на первом и втором информационных входах операционного блока 1.

На выходах сборок 88 сигналы отсутствуют, поэтому нулевой код с выхода 37 блока Ь управления настраивает коммутатор 12 результата на пропускание кода с первого выхода операционного блока 1 на вход результата блока 3 регистров. Этот код 1исполни3S тельный адрес второго операнда) через . коммутатор 42! поступает на вход регистра 40 общего назначения. Синхросигнал с тактового выхода 34 генера40 тора 9 синхросигналов, во-первых, обеспечивает запись исполнительного адреса в регистр 40> общего назначения и, во-вторых, производит сдвиг единичного сигнала со второго в третий разряд сдвигового регистра 46, 45 после чего сигнал вырабатывается на

его выходе 46 и происходит переход к выполнению третьего цикла данного режима, который выполняется аналогично второму циклу режима 1 Х при 1 1 = Ж

"0...0 и описанному выше. После третьего цикла выполнения режима при Ч "0...0" происходит переход к выполнению команды аналогично выполнению в режиме RQ, причем второй .Ы операнд подается на второй информационный нход операционного блока 1 с регистра 40! общего назначения.

Если команда выполняется в режиме R + 1 при Rg Ф " 1... 10" и Rg 4

"1... 11", то выполнение команды пачинается с режима выборки второго операнда по исполнительному адресу, расположенному в регистре 40 общего назначения,где 1 задается полем Р командного слова. При этом после окончания выполнения предыдущей команды установится в единичное состояние первый разряд сдвигового регистра 47 который определяет выборку второго операнда из блока 2 памяти в данном режиме. В первом цикле выполнения данного режима сигнал с выхода 47 сдви1 гового регистра 47 обеспечивает выработку сигналов на выходах сборок 84 и 86 в блоке 8 управления. Сигнал.с выхода сборки 86 обеспечивает подачу прямым кодом в операционный блок 1 с его второго информационного входа операнда — содержимого регистра 40 об1 щего назначения, номер которого задан в поле Rg регистра 71. Сигналы иа выходах остальных сборок 86 отсутствуют, поэтому данный операнд неизменным поступает на выход "Суммы" операционного блока 1 и через коммутатор 12 результата, так как сигналы на выходах элемента И 59 и элемента ИЛИ 60 отсутствуют, поступают через вход первого коммутатора 42 1 в блоке 3 регистров на вход регистра 40 о общего с назначения. Сигнал с выхода сборки 84 открывает по второму входу элементы И 82 в блоке 7 формирования стробов. Кроме того, сигнал с выхода 47, поступает через элемент ИЛИ 81! на перный вход элемента И 82 . Элеменк ты И 82 -82 .! по первому входу закрыты отсутствием сигналов на выходах дешифратора 79 записи, так как сигнал с выхода 47 через элемент ИЛИ-HE 80 запрещает отсутствием сигнала на выходе элемента ИЛИ 81 срабатывание дешифратора 79 записи.

При выработке синхросигнала на тактовом выходе 34 генератора 9 синхросигналов код содержимого регистра 40 (Qg= 1) общего назначения запишется в регистр 40 о общего назначения сигналом с выхода 21О элемента ИЛИ 82 1 и единица из первого разряда регистра 47 переместится во второй разряд, после чего процессор перейдет к выполнению второго цикла выполнения описываемого режима, который определяется сигналом с выхода 47 сдвигового регистра 47.

890400

Во втором цикле выполнения данного режима сигнал с выхода 47 обеспечивает выработку сигналов на выходе 68 элемента ИЛИ 64, на выходе 67 элемента ИЛИ 63, на выходе элемента ИЛИ 62 и на выходе элемента ИЛИ 60. Отсутствие сигнала на выходе элемента И 59 и сигнала А на выходе элемента ИЛИ 60 обеспечивают настройку коммутатора 41 адреса на подачу кода адреса второго операнда с выхода регистра 40> на адресный вход блока 2 памяти. Сигнал с выхода 26 блока 4 режимов, во-первых, поступая на управляющий вход коммутатора 421, настраивает его на пропускание информации на вход регистра 40 общего назначения с выхода 23 блока 2 памяти, во-вторых, поступая на вход элемента ИЛИ 81 отпирает по первому входу элемент И 82, одновременно„ поступая на вход элемента ИЛИ-НЕ 80, снимает сигнал с его выхода и, в-третьих, с одной стороны, поступая на вход сборки 84 сигналом с ее выхода отпирает элементы И 82 по вторым входам и, с другой стороны, поступая на вход сборки 87, вырабатывает сигнал на ее выходе, который в качестве сигнала обращения постулает на управляющий вход блока 2 памяти, обеспечивает выборку второго операнда, который с выхода 23 блока 2 памяти поступает на вход регистра 40g общего назначения. Сигнал с выхода 67 элемента ИЛИ 63, во-первых, поступая иа вход коммутатора 78, настраивает его на пропускание на входы депифратора 79 записи кода с выхода поля 2 регистра 71, поступающего на входы коммутатора 78 через элементы И 731—

-73, так как на выходе триггера 74 присутствует сигнач. Во-вторых, сиг,.-.;.л :. выхода 67, поступая на вход элемента ИЛИ 81, обеспечивает выработку сигнала на одном из выходов дешифратора 79 записи, который открывает по первому входу один из элементов И 82 -82qa (в данном режиме,исполнение которого производится сдвиговым регистром 47, код "0...0" в поле Rn„ в общем случае не используется, так как регистр 40О общего назначения служит для выработки исполнительного адреса второго операнда) .

В-третьих, сигнал с вьгхода 67, поступая на входы сборок 86 и 86 обеспечивает выработку сигналов на их выходах, при этом сигнал с выхода сборки 86 обеспечивает подачу единицы переноса в младший разряд операциоп-! ного блока I, а сигнал с выхода сборки 86 обеспечивает подачу в операционный блок 1 прямым кодом операнда с его второго информационного входа.

Причем на втором информационном входе операционного блока I присутствует содержимое регистра 40; общего назначения (код с выхода поля регистра 71 через элементы И 731-73, поступая на вход коммутатора 11 настраивает его на подачу содержимого регистра 40; общего назначения на второй информационный вход операционного блока I) . При этом на выходе

"Суммы" операционного блока 1 вырабатывается код, равный сумме содержимого регистра 401 и единицы младшего разряда. На выходах сборок 88. -88 сигналы отсутствуют, поэтому коммутатор 12 результата пропускает код с выхода "Суммы" операционного блока 1 на входы регистров 40„-40 общего назначения.

Сигнал с выхода 68 элемента ИЛИ 64, so-первых, поступая на вход инвертора 77 в блоке 6 подключения операн1 дов снимает сигнал с входа триггера 74 с одной стороны, а поступая на вход элемента И 72 открывает его по первому входу. Во-вторых, сигнал с выхода 68 элемента ИЛИ 64 через выход 28 блока 4 режимов поступает на вход сдвигового регистра 83 управления, настраивает его на запись сигнала в его первый разряд.

При появлении синхросигнала на тактовом выходе 24 генератора 9 синхросигналов в конце выполнения второго цикла режима и +I при R ф "1...10" и Rg Ф "I... 11", во-первых, в регистр 40; общего назначения (1 код в поле Р регистра 71) записывается увеличенное на единицу его предыдущее состояние, во-вторых, в регистр 40> общего назначения записывается второй операнд, в-третьих, на выходе элемента И 75 в блоке 6 подключения регистров операндов вырабатывается синхросигнал, который обеспечивает запись "нуля" в триггер 74 это обеспечивает подачу на второй информационный вход операционного блока I операнда не с выхода регистра 40;, а с выхода регистра 400(общего назначения на протяжении времени собственно выполнения операции), в-четвертых, в сдвиговый регистр 83 управления запишется единица только в первый раз29 89 ряд и, в-пятых, выталкивается сигнал со второго разряда сдвигового регистра 47, после чего сдвиговый регистр 83 управления, переведенный в режим сдвига, обеспечивает собственно выполнение самой операции (тип операции указывает сигнал с выхода одного из триггеров 70 кода операции) .

Если команда выполняется в режиме

Й)!+! при Rg = "1...10" или Ry =

"1...11", то выполнение команды начинается с режима выборки второго операнда по исполнительному адресу,расн положенному в регистре 40 или рек .-2. гистре 40,общего назначения .

Если в этом режиме Ry = "1...11", то исполнительный адрес второго опек ранда указывается в регистре 40,!, являющимся регистром хранения для счетчика 43 команд, поэтому этот случай данного режима соответствует режиму Rl, когда второй операнд располагается в самом командном слове и командное слово занимает две смежных ячейки памяти. Таким образом, номинально, не имея режима К в режимах выполнения команд, предложенный процессор реализует и этот режим.

Для выполнения режима RX +1 при

R q - "1...10"" или R - "I... l l." в конце выполнения предыдущей команды включается триггер 48, сигнал с выхода 48 которого управляет данным режимом и обеспечивает выработку сигналов на выходе 68 элемента ИЛИ 64, выходе 67 элемента ИЛИ 63 и выходе элемента ИЛИ 62 (выход 26 блока 4 режимов). Если в данном режиме Ry

"1...10", то на выходе младшего разряда поля 1 регистра 71 сигнал от-, сутствует, а на выходе инвертора 5g в блоке 4 режимов сигнал присутствует, поэтому сигнал с выхода 48 обеспечивает выработку сигнала на выходе элемента И 59, который, поступая на управляющий вход коммутатора 41 адреса, обеспечивает подачу адреса второго операнда с регистра 40 обК щего назначения на адресный вход блока 2 памяти. Если Ry = "1...11", то на выходе 24 блока 4 режимов сигналы отсутствуют и на адресный вход блока 2 памяти поступает адрес с вык хода регистра 40 1 общего назначения.

Сигнал с выхода 26 блока 4 режимов, во-первых, поступая через сборку 84, выход 39 блока 8 управления на входы элементов И 82 в блоке 7

0400 30

l0

55 стробов, открывает их по вторым входам, во-вторых, поступая через сборку 87, выход. 35 блока 8 управления на управляющий вход блока 2 памяти, обеспечивает выборку второго операнда, который с выхода 23 блока 2 памяти через коммутатор 421, настроенный сигналом с выхода 26 блока 4 режимов, . поступает на вход регистра 40 g общего назначения. В-третьих, сигнал с выхода 26 блока 4 режимов, поступая на вход элемента ИЛИ 81, в блоке 7 формирования стробов, открывает по первому входу элемент И 82, одновременно снимается сигнал с выхода элемента ИЛИ-НЕ 80.

Сигнал с выхода 67 элемента ИЛИ 63, во-первых, поступая через выход 29 . блока 4 рекнмов на вход коммутатора 78, разрешает поступление содержимого поля Rg регистра 71, прошедшего через элементы И 73, через коммутатор 78, на входы дешифратора 79 записи. Так как сигнал с выхода 67 поступает через элемент ИЛИ 81о. на дополнительный вход дешифратора 79 записи, то он вырабатывает сигнал на последнем выходе при Й "1...11" или на предпоследнем выходе при Rq

"1...10", который соответственно откроет по первому входу элемент И 82 пройдя через элемент ИЛИ 81 или элемент И 82 . Во-вторых, сигнал с выхода 67 элемента ИЛИ 63, поступая через выход 27 блока 4 режимов на входы сборок 86 и 86 Ъ, обеспечивает, аналогично описанному ранее второму циклу режимами +1 при Ry 4 "I... I l" или 11! "1...10", увеличение на единицу в операционном блоке l содержимого регистра 40 1, при k "1... 11", К или регистра 40 1, при % " 1... 10" к которое подается на второй информационный вход операционного блока через коммутатор 11, настроенный соответствующим образом содержимым поля 2 регистра 71. Это увеличенное на единицу содержимое регистра 40 (40 ) с выхода "Суммы" операционного блока 1 через коммутатор 12 результата, настроенный соответствующим образом отсутствием сигналов на выходах сборок 88, поступает на входы регистров 40-40 и через коммутатор 42О, К так как сигнал на выходе 25 блока 4 режимов отсутствует, на вход регистр а 40 „обще r о назначения.

Сигнал с выхода 68 элемента ИЛИ 64, во-первых, открывает элемент И 75, 890400 32

55 по первому входу и снимает сигнал с входа триггера 74, во-вторых, настраивает сдвиговый регистр 83 управления на запись единичного сигнала в его первый разряд.

При появлении синхросигнала на тактовом выходе 34 генератора 9 синхросигналов в конце выполнения цикла режима Х +1 (Rg = "1... 11" или

"I...10"), во-первых, в регистр и

40 -1 при R> = "1 11 или регистр

40 при Rg = "1... 10" запишется увеличенное на единицу его предыдущее состояние, во-вторых, в регистр 40 запишется второй операнд, в-третьих, в триггер 74 запишется нуль, который обеспечит во время выполнения команды подачу второго операнда на второй информационный вход операционного блока 1 с регистра 400 общего назначения, в-четвертых в первый разряд, сдвигового регистра 83 управления запишется единичный сигнал и, в-пятых, обнулится триггер 48, после чего сдвиговый регистр 83 управления переходит в режим сдвига и обеспечивает выполнение команды, указанной одним из триггеров 70 кода операции.

При выполнении команды записи операнда в блок 2 памяти, задаваемой триггером 70р кода операции (выход

В0, который отпирает элемент И 92) из одного из регистров 40 общего назначения, в циклах режимов, определяемых сигналами на выходах 45, 464, 47 и 481, когда вырабатывается сигнал на выходе элемента ИЛИ 64, на выходе элемента И 921 вырабатывается сигнал, который в качестве сигнала записи поступает иа управляющий вход блока 2 памяти, при этом на информационный вход блока 2 памяти поступает содержимое соответствующего регистра 40 общего назначения через комj мутатора 10 первого операнда, настроенного соответствующим образом кодом с выходом поля » регистра 71.

На этом собственно выполнение команды заканчивается, а в первом цикле, определяемом сигналом в первом разряде сдвигового регистра 83 управления, вырабатывается сигнал окончания команды на выходе 33 блока 8 управления, производя соответствующую работу, как описано выше. ,Кроме того, необходимо отметить, что регистр 40О общего назначения, используемый как регистр хранения второго операнда во всех режимах, кро5

t5

50 ме КЯ, может использоваться в режимах QÊ для хранения операндов, но его загрузка должна производиться последней из группы загружаемых регистров и предназначенных для использования в подпрограмме, все команды которой исполняются в режиме RR

Команда загрузки регистров 40 общего назначения кодами из блока 2 памяти также имеет один цикл, определяемый сигналом на выходе первого разряда сдвигового регистра 83 управления, при котором сигнал вырабатывается только на выходе сборки 86 (из сбо2 рок 86), обеспечивающий только подачу прямым кодом в операционный блок 1 кода со второго его информационного входа (содержимое регистра 400 общего назначения), который с выхода "Суммы" операционного блока 1 через коммутатор 12 результата (сигналы на выходах сборок 88 не вырабатываются) на вхоK ды регистров 401-402 и через коммутаторы 42 и 42 соответственно на вхо1 ды регистров 40 и 40 общего назначения. При этом при появлении синхросигнала иа тактовом выходе 34 генератора 9 сиихросигналов выработается сиихросигнал на выходе того иэ элементов И 82, который открыт по первому входу сигналом с выхода дешифратора 79 записи, определяемого кодом в поле N 1 регистра 71.

Таким образом, как показал схемнотехнический анализ, центральный процессор позволяет при своей работе организовать аппаратное продвижение адреса второго операнда при каждом обращении к массиву данных, Кроме этого, позволяет использовать формат команды не для ограниченного числа кокоманд, а для всех арифметических команд, причем длина второго операнда не ограничена одним байтом, а равна длине машинного слова. Это позволяет существенно увеличить .эффективное быстродействие процессора, примерно на 303, а также уменьшить объем разрабатываемых программ при обработке больших массиво-данных. формула изобретения

1. Центральный процессор, содержащий операционный блок, блок памяти, блок регистров, блок подключения регистров операндов, блок формирования стробов, блок управления, генератор

890400

34 синхросигналов, коммутатор первого операнда, коммутатор второго операнда и коммутатор результата, причем выход коммутатора результата соединен со входом результата блока регист5 ров, первая и вторая группы выходов которого соединены соответственно с информационными входами коммутатора первого операнда и с информационными входами коммутатора второго операнда, выход коммутатора первого операнда соединен с первым информационным входом операционного блока, выход коммутатора второго операнда соединен со вторым информационным входом операционного блока, выходы результатов которого соединены с информационнь1мн входами коммутатора результата, тактовый выход генератора синхросигналов соединен с тактовыми входами блока формирования стробов, блока подключения регистров операндов и блока управления, первый, второй н третий выходы которого соединены соответственно с управляющими входами блока памяти, операционного блока и коммутатора результата, адресный вход блока памяти соединен с адресным выходом блока регистров, вход стробов которого соединен с выходом стробов блока формирования стробов, первый кодо30 вый вход которого соединен с управляющим входом коммутатора первого операнда и с первым выходом блока подключения регистров операндов, второй выход которого соединен с управляющим З5 входом коммутатора второго операнда и вторым кодовым входом блока формирования стробов, выход блока памяти соединен с информационным входом блока регистров и с кодовым входом блока 4О подключения регистров операндов, информационный вход блока памяти соединен с информационным выходом коммутатора первого операнда, четвертый выход блока управления соединен с

45 первым управляющим входом блока формирования стробов, выход окончания команды блока управления соединен со входами окончания команды блока подключения регистров операндов и блока у> формирования стробов, о т л и ч а— ю шийся тем, что, с целью повышения быстродействия, в него введены блок режимов и блок дешифрации кодов операций, причем первый и второй выходы блока режимов соединены соответственно с первым и вторым управляющими входами блока регистров,третий управляющий вход которого соединен со вторым управляющим входом блока формирования стробов, выходом блока режимов и с первым управляющим входом блока управления, второй и третий управляющие входы которого соединены соответственно с четвертым и пятым выходом блока режимов, шестой выход которого соединен с третьим управляющим входом блока формирования стробов,управляющий вход блока подключения регистров операндов соединен с четвертым управляющим входом блока управления и с седьмым выходом блока режимов, вход, признака которого соединен, с выходом признака блока подключения регистров операндов, тактовый вхо@ Roторого соединен с тактовым входом блока режимов, вход окончания команды которого соединен с выходом окончания команды блока управления, кодовый вход которого соединен с выходом блока дешифрации кодов операций, кодовый вход которого соединен с кодовым входом блока режимов и выходом блока намяти, синхрониэирующий вход блока дешифрации кодов операций соединен с синхронизирующим выходом блока подключения, регистров операндов.

2. Процессор по и. 1, о т л и ч ею шийся тем, что блок режимов содержит первый, второй и третий сдвнговые регистры, триггер, дешифратор, признака адресации, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И,первый, второй, третий, четвертый, пятый и шестой элементы ИЛИ, первый, второй и третий ирверторы, причем первьпЪ и второй входы дешифратора являются кодовым входом блока, первый выход дешифратора соединен с первым входом первого элемента И, второй вход которого является входом окончания команды блока, второй выход дешифратора соединен е первыми входами второго и третьего элементов И, вторые входы которых соединены со вторым входом первого элемента И, третий вход второго элемента И соединен с выходом первого ннвертора, вход которого соединен с третьим входом третьего элемента И и выходом четвертого элемента И, входы которого соединены с входами первого элемента ИЛИ, входы которого являются кодовым входом блока, третий выход дешифратора соединен с первыми входами пятого и шестого элементов И, вторые входы которых соединены со

0400 36

35 89 вторым входом второго элемента И,третий нход пятого элемента И соединен с выходом второго инвертора, вход которого соединен с третьим входом шестого элемента И и выходом первого элемента ИЛИ, выход пятого элемента И соединен с последовательным входом первого сдвигового регистра, синхронизирующий вход которого соединен с синхронизирующими входами второго и третьего сдвиговых регистров и триггера, синхронизирующий вход которого является тактовым входом блока,выходы шестого, второго и третьего элементов И соединены соответственно с последовательными входами второго и третьего сдвиговых регистров и триггера, выходы второго, третьего, четвертого и пятого элементов ИЛИ являются соответственно первым, вторым, третьим и четвертым выходами блока, выход первого элемента И является пятым выходом блока, первый выход первого сдвигового регистра является шестым выходом блока, выход шестого элемента ИЛИ является седьмым выходом блока, второй выход первого сдвигового регистра соединен с первыми выходами первого сдвигового регистра соединен с первыми выходами второго и шестого элементов ИЛИ, первый выход второго сдвигового регистра соединен с первым выходом первого сдвигового регистра, второй выход второго сдвигового регистра, третий выход второго сдвигового регистра соединен со вторыми входами второго и шестого элементов ИЛИ, первый выход третьего сдвигового регистра соединен с первым выходом первого сдвигового регистра и выходом пятого элемента ИЛИ, второй выход третьего сдвигового регистра соединен с третьими входами второго и шестого элементов ИЛИ и с первым входом пятого элемента ИЛИ, выход триггера соединен с первым входом пятого элемента ИЛИ, четвертым входом шестого элемента ИЛИ и с первым вхоI

1О

М

2S

35 дом седьмого элемента И, второй вход которого соединен с выходом третьего инвертора, вход которого является входом признака блока, выход седьмого элемента И соединен с выходом второго элемента ИЛИ, первый, второй и третий входы третьего элемента ИЛИ соединены соответственно с первыми входами первого и второго сдвиговых регистров и со вторым входом третьего элемента И, первый, второй, третий, четвертый, пятый и шестой входы четвертого элемента ИЛИ соединены соответственно с первым и вторым входами первого сдвигового регистра, вторым, первым и третьим выходом второгб сдвигового регистра, вторым выходом третьего сдвигового регистра и выходом триггера, второй вход пятого элемента ИЛИ соединен с выходом триггера, а выход — с первым выходом третьего сдвигового регистра и вторым входом второго сдвигового регистра, выход шестого элемента ИЛИ соединен с выходом первого элемента И.

3. Процессор по п. 1, о т л и ч аю шийся тем, что блок дешифрации кодов операций содермит дешифратор кодов операций и m триггеров кодов операций, причем входы деакфратора кодов операцкй являются кодовым входом блока, m выходов дешифратора кодов операторов, соединены с входами в триггеров кодов операций, скнхронизкрувщие входы которых являются синхронизирушщим входом блока, выходы щ триггеров кодов операций являются выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 557366, кл. G 06 F 15/00, 05.05.77.

2. Авторское свидетельство СССР

У 633021, кл. G 06 F 15/00, G 06 F 9/16, 15.11.78.

3. Хассон С. Микропрограммное управление. "Мир", 1974, ч. 2, с.144146, рис. 81 (прототип).

890400

7 74 Я

Редактор

Заказ 11008/79 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб. д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель В. Латышев

Недолуженко Техред E. Харитончик 1;орректор Г. Решетник