Цифровой фазовый детектор

 

Союз Советским

Социапнстическим

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. санд-ву(22) Заявлено 180430 (21) 2917522/18-21 с присоединением заявки М— (51)М. Кл.

Н 03 0 13/00

9пудеретеениъih комитет

СССР ао аелаи изебретеинй и открытий (23) Приоритет

Опубликовано 23,1281 бюллетень М 47 (53) УДК 621. 317.

77(088. 8) Дата опубликования описания 23.1281 (72) Автор изобретения

В. И. Козлов (71) Заявитель (54) ЦИфРОВОй фАЗОВЫй ДЕТЕКТОР

Изобретение относится к радиотехнике и может быть использовано для детектирования радиосигналов с угло вой модуляцией, получения сигналов рассогласования в системах АПЧ, формировании сетки стабильных частот в приемопередающей и измерительной аппаратуре и в ряде других случаев.

Известно устройство цифрового фазового детектирования на неравных частотах, основанное на приведении час- тот к равенству путем их деления в целое число раз с помощью цифрового делителя частоты с переменным коэффициентом деления Pl ).

Недостатком этого устройства явля1S ется инерционность, вносимая делителями частоты в случае, когда частоты некратны и имеют малый общий множитель.

Наиболее близким по технической сущности и достигаемому результату является устройство для приведения частоты к равенству, которое снабжено делителем частоты с переменным коэффициентом деления, состоящим из делителя частоты в целое число раз и .накопительного регистра, осуществляющего изменение на единицу коэффициента деления делителя частоты(2).В результате работы делителя из 0 циклов деления раз будет установлен коэффициент деления М +1 и (Q-а) раз коэффициента деления Йо, при этом средний коэффициент деления (N) равен (Qp+4.) Q+ Np(Q-Q) С1

И= =МОФ 1 где М - коэффициент деления частоты, представляющий собой, например, десятичную дробь, Й вЂ” целая часть коэффициента део ления, а - число, на которое возрастает содержимое накопительного регйстра с каждым тактом другой импул ьсной последовател ьности с меньшей частотой.

892654

В результате деления частоты средние значения частот будут равными, но мгновенные значения частот будут различаться. Различие частот приводит к возникновению помехи дробности, которая снижает точность цифрового фазового детектора. Для компенсации помехи дробности переменный код, снимаемый с накопительного регистра, преобразовывается в аналоговую форму и затем 10 в суммирующем устройстве складывается с выходным сигналом фазового детектора.

Точность компенсации помехи дробности, т.е. точность цифрового фазо- Б вого детектирования, обеспечиваемая известным устройством, определяется точностью установки и стабильностью коэффициентов, передавая ФД, ЦАП и весовые коэффициенты при суммирова-, щ нии, поддержание которых на высоком уровне связано с известными трудностями, На практике не удается достичь устойчивой компенсации помех дробности до уровня ниже 40 дБ, что чаше все- д го оказывается недостаточным. К тому же, указанная величина ослабления помех достигается за счет тщательной настройки и регулировки соответствующих узлов схемы, что снижает 30 экономические показатели при производствее.

Цель изобретения — повышение точности цифрового фазового детектирования.

Поставленная цель достигается тем, что в известный цифровой фазовый детектор, содержащий цифроаналоговый преобразователь и делитель частоты с дробным переменным коэффициентом деления, введены последовательно соединенные первый запоминающий регистр, цифровой сумматор, переключатель кодов и второй запоминающий регистр, включенные между кодовым выходом дели- 4> теля- частоты с дробным переменным ко" эффициентом деления и входом цифроаналогового преобразователя, а также первый и второй элементы задержки, триггер, элемент ИЛИ и арифметичес- Ж кий блок, причем входы последнего соединены с кодовыми входами делителя частоты с дробным переменным коэффициентом деления, а выход — со вторым входом цифрового сумматора, при 55 этом второй вход переключателя кодов подключен к кодовому выходу делителя частоты с дробным переменным коэффициентом деления, а управляющий входк выходу триггера, входы которого через первый и второй элементы задержки соединены со входами элемента ИЛИ, подкпюченными cooTBBTcTBPHHQ к выходу делителя частоты с дробным переменным коэффициентом деления, соединенному с тактовым входом детектора, а выход первого элемента задержки и выход элемента ИЛИ подключены соответственно к тактовым входам первого и второго запоминающих регис ров.

На фиг. 1 показана структурная схема цифрового фазового детектора, на фиг. 2 — временные диаграммы работы устройства.

Устройство содержит тактовый вход делителя частоты (ДЧ), делитель 2 частоты в целое число раз, накопительный регистр 3 (НР), делитель 4 частоты с дробным переменным коэффициентом деления (ДПКД), выход 5 ДЧ, тактовый вход 6 НР, выход 7 импульсов переполнения HP, управляющий вход

8 ДЧ для изменения его коэффициента деления на единицу, кодовый вход 9

ДЧ для задания целочисленной части N о коэффициента деления, кодовый вход

10 HP для задания дробной части а коэффициента й, тактовый вход 11 устройства для импульсной последовательности с меньшей частотой, первый 12 и второй 13 элементы задержки, входы

14 триггера, триггер 15, выход 16 триггера, управляющий вход 17 переключателя кодов, переключатель 18 кодов, кодовые входы !9 переключателя кодов, кодовый выход 20 HP цифровой сумматор 21, первый запоминающий регистр 22, кодовый вход 23 первого запоминающего регистра, тактовый вход

24 первого запоминающего регистра, выход 25 первого элемента задержки, ари Фмети ческий блок 26, входы 2 7 арифметического блока, выход 28 арифметического блока, входы 29 цифрового сумматора, кодовый вход 30 второго запоминающего регистра, второй запоминающий регистр 31, элемент ИЛИ

32, входы 33 элемента ИЛИ, выход 34 элемента ИЛИ, тактовый вход 3 второго запоминающего регистра, вход 36 цифроаналогового преобразователя (ЦАП)> ЖП 37

Одна из импульсных последовательностей д 1 1 (t) с большей частотой й! как и в известном устройстве, поступает на тактовый вход 1 делителя 2

Точность компенсации помех дробности, т.е. точность цифрового фазового детектирования, в предлагаемом устройстве определяется лишь точностью ЦАП. Учитывая высокую точность последних (десятиразрядный ЦАП, например, имеет погрешность, не превышающую 10 ) можно заключить, что выигрыш, даваемый предлагаемым устройством по сравнению с известным, составит величину не менее порядка.

5 8926 частоты совместно с накопительным ре- . гистром 3, образующим делитель 4 частоты с дробным переменным коэффициентом деления (ДПКД). Импульсы с выхода 5 делителя 2 поступают на тактовый вход 6 регистра 3, а выход 7 импульсов переполнения регистра связан с управляющим входом 8 делителя частоты для изменения его коэффициента деления на единицу. Целочисленная No o и дробная а части коэффициента деления N задаются этими числами соответственно на кодовых входах 9 и 10 делителя и регистра. При переполнении регистра коэффициент деления делите- 1% ля вместо М принимает значение No+1 на время одного цикла деления. В результате чередования целочисленных коэффициентов йо и N +1 получают дробный (в среднем) коэффициент N=l +а/Q, 20 где Q - емкость накопительного регистра.

Импульсные последовател ьности

gp,(t), полученные в результате деления частоты fди fg (t) с меньшей час- И тотой f и поступающие на вход 11 устройства, через элементы 12 и 13 задержки с постоянными времени воздей" ствуют на входы 14 триггера 15. Сигнал 0(й- Г) с выхода 16 триггера посту- зв пает на управляющий вход 17 переключателя 18 кодов, на один из кодовых входов 19 которого поступает код аА(й), снимаемый с инверсных выходов

20 накопительного регистра 3, а на другой код Ъд(й- )=ад(й-Г)+ ЯО, полученный в результате суммирования в цифровом сумматоре 2 1 постоянного числа МО с переменным кодом а (t®), снимаемым с первого запоминающего регистра 22, подключенного кодовым входом 23 к выходу 20 регистра 3. Регистр 22 тактируется импульсами

dg(tC), для чего его тактовый вход

24 подключает ся к выходу 2 пер во го элемента 12 задержки. Для получения кода NQ=NgQ+a служит арифметический блок 26. На его входы 27 поступают исходные числа Й и а, а результирующее число с его выхода 28 передается на один из входов 29 цифрового сумматора 21.

Полярность подключения управляющего входа 17 переключателя кодов 18 выбирается такой чтобы на его выход передавал ся код Ьд (t "С ) с момент à поступления очередного импульса последовательности (fg(t ) до момента поступления очередного импульса после54 6 довательности dp, (t-Ц на входы 14 триггера 1 . На остальных интервалах времени на выход переключателя передается код a (t-X), На кодовом входе 30 второ го 3 апомин ающе го ре ги ст р а

31 при сутст вует таким образом код с(й) =1аА(й Г)+НО) 0(- )+аА("С ) ° D(t-С ).

Второй запоминающий регистр 31 тактируется суммарной импульсной последовательностью <Ц()+дВ(й), получае мой с помощью элемента ИЛИ 32.

Для этого входы 33 элемента ИЛИ соединены со входами элементов задержек, а ее выход 34 подключен к тактовому входу 35 упомянутого регистра. Выходной код ц (й) регистра 31 поступает на вход 36 ЦАП 37 и преобразовывается в аналоговый эквивалент.

Площадь под функцией g>(t) на интервале времени, равном периоду Тц импульсной последовательности lf (t) на любом участке функции, остается постоянной. Обьясняется это тем, что приращения площади за счет изменений периода Тд, равные

O .TB (q-Q )TB

; bT2=

/ компенсируются смещением Функции

g+(t) по оси кодов на величину, on. ределяемую функцией aa(t). Помеха дробности таким образом полностью ис. ключается. Аналоговая величина, соответствующая постоянной составляющей

G кода g (t), я вляет ся резул ьт атом цифрового фазового детектирования и выделяется далее известными методами путем фильтрации гармоник частоты f>.

Как видно из фиг. 2, переходные процессы в цифровых схемах, предшествующих второму запоминающему регистру, не влияют на вид функции g (t).

На фиг. 2 это отражено участками функций D(t-Г), Ьд(й- ) и с (t), показанными пунктиром. Постоянная времени т, должна равняться или превышать время записи числа в регистр 31.

7 89265

Некоторое усложнение схемы по сравнению с известной не приведет к существенному снижению надежности, так как введены простые узлы, особых требований к которым не предъявляется.

Схема не требует подстройки и регулировки, допускает применение при ее из готовлении т вердотел ьной технологии. формула изобретения

Цифровой фазовый детектор, содержащий цифроаналоговый преобразователь и делитель частоты с дробным перемен- . >s ным коэффициентом деления, о т л ичающий с я тем, что, с целью повыаения точности детектирования, в него введены последовательно соединенные первый запоминающий регистр, 2р цифровой сумматор, переключатель кодов и второй запоминающий регистр, включенные между кодовым выходом делителя частоты. с дробным переменным коэффициентом деления. и входом цифро" 2s аналогового преобразователя, а также первый и второй элементы задержки, триггер, элемент ИЛИ и арифметичес4 8 кий блок, причем, причем входы последнего соединены с кодовыми входами делителя частоты с дробным переменным коэффициентом деления, а выходсо вторым входом цифрового сумматора, при этом второй вход переключателя кодов подключен к кодовому выходу делителя .частоты с дробным переменным коэффициентом деления, а управляющий вход - к выходу триггера, входы которого через первый и второй элементы задержки соединены со входами элемента ИЛИ, подключенными соответственно к выходу делителя частоты с дробным переменным коэффици" ентом деления и к тактовому входу детектора, а выход первого элемента задержки и выход элемента ИЛИ подключены соответственно к тактовым входам первого и второго запоминающих регистров.

Источники информации, принятые во внимание при экспертизе

1. Патент США Р 2490500, кл. 250-36, опублик. 06.12.49.

2. Патент США tr 3555446, кл.331-16, опублик. 12. 01. 71.