Устройство коммутации

 

Союз Советских

Социалистичвскии

Республик

О П И С А Н И Е ()894866

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву (22)Заявлено 07. 05.80 (2! ) 2919975/18-21 с присоединением заявки №вЂ” (23) Приоритет— (5l)M. Кл.

Н 03 К 17/62

3Ъоударстееииый комитет

СССР ао делам изобретений и открытий

Опубликовано 30. 12. 81, Бюллетень ¹ 48

Дата опубликования описания 30.12.81 (53) УД К 621. 374. . Зз(088. 81 (72) Автор изобретения. 1

В.А.Авдеев

Таганрогский радиотехнический институт;: им. В.Д.Калмыкова (71) Заявитель (54) УСТРОЙСТВО КОММУТАЦИИ

Изобретение относится к импульсной технике и может быть использовано в технике связи в операционных блоках вычислительной системы.

Известно устройство коммутации, выполненное в виде микросхемы, в состав которой входит накопитель, содержащий 64 .ключа, блок местного управления, регистр и дешифратор столбца, регистр и дешифратор строк (1 ).

Недостаток этого устройства коммутации — ограниченные функциональные возможности, заключающиеся в том, что возможен только побитовый способ записи информации в накопи15 тель (запись бита информации только в один элемент памяти накопителя), который в ряде случаев применения устройства снижает его быстродействие.

Наиболее близко по технической сущности к предлагаемому устройство коммутации, предназначенное для выполнения произвольных соединений выходов и входов интеграторов цифрового дифференциального анализатора и содержащее последовательно соединенные счетчик адреса и дешифратор > адреса (адресный блок), накопитель, первые адресные входы которого через адресные усилители записи подключены к выходам дешифратора адреса, информационные входы накопителя — через разрядные усилители записи к выходам первого регистра слова, соединенного с информационными входами устройства, а информационные выходы накопителя через разрядные усилители чтения подключены ко входам второго регистра слова, соединенного через блок параллельной логики с информационными выходами устройства, вторые адресные входы накопителя подключены к выходам формирователя адреса (адресных усилителей чтения1, входы счетчика адреса являются адресными входами устройства, в состав которого входит, кроме того, блок местного управления, имею.

894866

20 щий синхронизирующие и управляющие связи со всеми блоками и узлами уст, рой ст ва (2 ).

Недостаток известного устройства коммутации - низкое быстродействие, связанное с его ограниченными функциональными возможностями ° Известное устройство коммутации осуществляет в режиме ввода программы коммутации интеграторов в накопитель функцию ,записи коротких слов способом ВС/ПР .при котором информация передается последовательно (B) по словам (С) и параллельно (П) по разрядам (P), а

s режиме обмена информацией интеграторов, подключенных к информационным входу и выходу устройства, считывание длинных слов из накопителя способом BC/HÐ. Способ передачи информации ВС/ПР, обусловленный структурой устройства, связан со значительными затратами времени при вводе программы коммутации (сильно разреженной матрицы) и при обмене информацией цифровых интеграторов в режиме их работы.

Цель изобретения - увеличение быстродействия за счет расширения функциональных возможностей.

Поставленная цель достигается тем, что s устройство коммутации, содержащее блок управления, регистр, накопитель, первые адресные входы которого подключены к выходам адресных усилителей чтения, а вторые адресные входы - к выходам адресных усилителей записи, выходы которых соединены с выходами дешифратора адреса, подключенного входами к выходам счетчика адреса, входы которого являются адресными входами устройства, разрядные выходы накопителя соединены со входами разрядных усилителей чтения, а разрядные входы — с выходами разрядных усилителей записи, управляющие выходы блока управления подключены к управляющим входам разрядных и адресных .усилителей чтения и записи, счетчика адреса и регистра, а управляющие входы блока управленияк управляющим входам устройства, дополнительно введены коммутатор, дешифратор, демультиплексор, первый мультиплексор и второй мультиплексор, первые информационные входы которого соединены с выходами дешифратора адреса, вторые v,íôoðìàöèoííûå входы со вторыми информационными выходами регистра, а выходы — со входами ад25 зо

55 ресных усилителей чтения, первые информационные выходы регистра через коммутатор и дешифратор подключены к первым входам первого мультиплексора, вторые входы которого соединены с третьими информационными выхо" дами регистра, а выходы - со входами разрядных усилителей записи, выходы разрядных усилителей чтения подключены ко входам демультиплексора, первые выходы которого являются информационными выходами устройства, а вторые выходы - соединены со входами регистра, входы-выходы которого подключены к информационным входам-выходам устройства, управляющие выходы блока управления соединены со входами демультиплексора, первого и второго мультиплексора.

Нали чие коммутатора, дешифратора, демультиплексора, первого и второго мультиплексора и их связей с другими блоками и узлами устройства позволяет дополнительно организовать выполнение в нем двух функций. Первая функция заключается в возможности осуществления побитной записи информации программы коммутации (вместо разреженной матрицы в устройство вво" дится сжатая матрица) в накопитель способом ВС/HP, что приводит к значительной экономии времени при ее вводе. Вторая функция связана с возможностью выполнения одновременного считывания информации накопителя устройства способом ПС/ПР, что rioзволяет на информационных выходах устройства осуществить пространственный принцип распределения информации, поступающей на его информационные входы-выходы, и, следовательно, увеличить быстродействие устройства.

На фиг.1 приведена структурная схема устройства коммутации, на фиг.2 - функциональная схема элемента памяти, на фиг.3 - структурная схема соединения элементов памяти накопителя, на фиг.4 — геометрическая интерпретация граф-схемы набора задачи (ГСНЗ); на фиг.5 - мат рица ГСНЗ, на фиг.6 — сжатая матрица

ГСНЗ.

Устройство коммутации содержит накопитель 1, регистр 2, первые информационные выходы которого соединены через коммутатор 3 и дешифратор с первыми информационными входами

894866

Т.. = л 1

5Ф

= 1,6Y =.1у:i х = 1х„:i множество операторных вершин, множество сигнальных вершин (узлов); множество дуг, соединяющих узлы и вершины.

=1,11—

2 = 2 е.:т первого мультиплексора 5, подключенного выходами через разрядные усилители 6 записи к разрядным входам 7 накопителя 1, первые адресные входы

8 которого через адресные усилители чтения 9, второй. мультиплексор 1О и его первые входы соединены со вторыми информационными выходами регистра 2, подключенного третьими информационными выходами ко вторым входам первого мультиплексора 5, вторые адресные входы 11 накопителя 1 соединены через адресные усилители записи

12 со вторыми входами второго многошинного мультиплексора 10 и с выходами дешифратора 13 адреса, подключенного входами через счетчик 14 адреса к адресным входам 15 устройства разрядные выходы 16 накопителя через разрядные усилители 17 чтения и демультиплексор 18 соединены с информационными выходами 19 устройства и информационными входами 20 регистра 2, подключенного к информационным входам-выходам устройства, управляющие выходы блока 21 управления соединены с управляющими входами узлов устройства, а его входы и выходы являются управляющими входами и выходами 22 устройства. функциональная схема (фиг.2) элемента 23„ - памяти — накопителя содержит триггер 24, логические элементы 25-27 И и логический элемент ИЛИ 28.

Организация адресных и информационных связей элементов памяти 23

23„„в составе накопителя 1 показана на фиг.3.

Принцип работы устройства рассмотрим на примере построения в соответствии с ГСНЗ информационных связей между операционными блоками, входы и выходы которых подключены соответственно к его информационным выходам

19 и входам 20. На фиг.4 приведена геометрическая интерпретация графсхемы набора задачи (ГСНЗ), представляющего двудольный граф ,G (Y0X0Z) в котором

ГСНЗ соответствует матрица коммутации (фиг.5), элементы которой образуются по следующему правилу:

1, если i-й выход ОБ должен быть подключен к j-му входу

ОБ;

О, если соединение отсутствует.

1Е

Состояния элементов матрицы должны удовлетворять условию

Т - ЛТ -0 (1)

01 12) которое определяет недопустимость подключения двух выходов ОБ,1„ и ОБ

15 (двух входов 20х „и 20„"вустройстват к 1-му входу (1-му выходу 19 устройства) какого-либо ОБ. Другими словами - в каждом столбце матрицы может находиться только одна логическая единица.

Передача матрицы ГСНЗ в устройство может производиться в нескольких режимах записи. Рассмотрим первый режим записи (Р ).

25 В соответствйи с условием (1) на фиг.5 представлена сжатая по столбцам матрица коммутации для накопителя 1 16 16 которая вводится по информационным входам 20 в уст® ройство в преобразованном виде. Каждая строка преобразованной матрицы (коммутационное слово) содержит биты несколько, столбцов (адресов сжатой матрицы. Например, если регистр 2

55 имеет 16 бит памяти, то коммутационное слово включает в себя 4 четырехбитовых столбца (адреса Л ) сжатой матрицы.

Режим Р> характеризуется групповым способом ввода информации. В этом режиме в счетчик 14 по адресным входам 2 устройства заносится начальный адрес А". горизонтальной числовой

1 ячейки памяти, а в регистр 2 - коммутационное слово, плотно упакованное несколькими адресами А - .

По сигналам блока 21 управления производится вначале подключение через коммутатор 3 к дешифратору 4 части выходов регистра, соответствующих размещению в нем первого адреса A, затем - части выходов регистра, соответствующих размещению в нем второго адреса Л и т.д. Одно1временно с дешифрированием второго адреса декодируется значение адреса в счетчике 14, увеличенное сигналом блока 2 1 управления на единицу, т.е °

894866 8 ные входы 20 устройства (выходах операционных блоков), на информационных выходах 19 устройства (входах операционных блоков).

Режим Р4 осуществляется по следующей схеме:

С " 10- 9 — 1 — 17 — +18 — С

1 «

Наличие в устройстве- коммутатора

3, дешифратора 4, многошинных мульти<О плексоров 5 и 10 позволяет помимо известных режимов (функций) Р и Р осуществить в устройстве выйолнение режимов P,P» и Pg, которые существенно повышают его быстродействие.

Режим Р или P требует ввода сжатой матрицы ГСНЗ. Если матрица накопителя имеет размерность mmmm, то в известное устройство, например из внешней памяти, необходимо ввести

V = m бит информации полной матрицы, и время ее ввода

Т =m (2) где с

)Иmtc

1, Осли tPKt, t 1

mt, если tc

Формула изобретения каждому новому подключению выходов регистра 2 с помощью коммутатора 3 к дешифратору 4 происходит изменение на единицу содержимого счетч< ка 14.

Таким образом, в режиме Р происходит естественная адресация числовых горизонтальных ячеек памяти накопителя 1 (вторых адресных входов

11) дешифратором 13 и принудительная адресация вертикальных разрядных ячеек памяти (разрядных входов 7) дешифратором 4, соответствующая записи бита информации в элемент памяти, выбранной числовой горизонталь ной ячейкой памяти.

Работу устройства в режиме Р

3 иллюстрирует следующая схема:

А„. -ъ14 13 — 12 - 1

А- -«2 3 — 4 — 5 — «6

)(9

2, Второй режим записи Р (адресный) является модификацией первого режима и заключается в принудительной адресации вторых адресных входов 11 и разрядных входов 7 накопителя 1.

В этом случае коммутационное слово является неплотно упакованным и содержит только один адрес А 1 .Блок управления 21 в режиме P не производит последовательного йодклечения выходов частей регистра 1 к дешифратору 4, а подсоединяет только первую часть его выходов к дешифратору 4.

Третий режим записи (Р ) выполняется по следующей схеме: 35

АХ 14 13 12 1

СХ Z — «5 — 6 Ф l

В режиме P в числовую ячейку паЪ мяти накопителя 1 записывается коммутационное слово С, строка матрицы

4О

ГСНЗ (см.фиг.5) °

Первый режим чтения (P ) работы устройства происходит по схеме

А х«14 13 — 10 9 — «1 — Z 18 17

Режим Р необходим устройству для контроля правильности его работы и определения незанятых информационных путей при использовании устройства в многокаскадных коммутационных системах. т

Второй режим чтения (P ) по матрице ГСНЗ, записанной в накопитель 1, осуществляет распределение битов информационного слова С." (битовый 1" срез результатов решения операционных блоков), поступившего на информацион< количество бит ячейки внешней памяти, время подачи Й-битного слова из внешней памяти, Fl целая часть формула (2) .определена для случая, когда m>I и t 7гt з (t> — время запи-. си слова из регистра в накопитель устройства).

При тех же условиях для предлагае" мого устройства следует выполнить пе-! редачу из внешней памяти V = mug,m бит информации полной матрицы ГСНЗ, время ввода которой где t - время записи бита, соответ1 ст вующе го одному. ад ре су А, Так как t t>, то Т «Т . Например, при tc < Ktj, m = 32 и 2 = 16, Т = 64t Тк= 32tз

Я.

Кроме того, режим Р4 по условию (1) выполняет пространственное чтеФ ние информации, а режим Р,,<- пространственно-временное, что также увеличивает быстродействие устройства.

Устройство коммутации, содержащее блок управления, регистр, накопитель, ционные входы - со вторыми .информационными выходами регистра, а выходысо входами адресных усилителей чтения, первые информационные выходы регистра через коммутатор и дешифратор подключены к первым входам первого мультиплексора, вторые входы которого соединены с третьими информационными выходами регистра, а выходы - со входами разрядных усилителей. записи, выходы разрядных усилителей чтения под,ключены ко входам демультиплексора, первые выходы которого являются ин-, формационными выходами устройства, а вторые выходы соединены со входами регистра, входы-выходы которого подключены к информационным входамвыходам устройства,. управляющие выходы блока управления соединены со входами демультиплексора, первого и второго мультиплексора.

Источники информации, принятые во внимание при экспертизе .

1. Electronique et microelectro-.

nique industrielles, 1975,N 203, рр.57-ÜÎ.

2. IEEE Trans.Comput., 1978,й 1, р.41.

9 894866 первые адресные входы которого подключены к выходам адресных усилителей чтения, а вторые адресные входык выходам адресных усилителей. записи, входы которых соединены с выходами дешифратора адреса, подключенного входами к выходам счетчика адреса, входы которого являются адресными входами устройства, разрядные выходы накопителя соединены со входами раз" 1о рядных усилителей чтения, а разрядные входы - с выходами разрядных усилителей записи, управляющие выходы блока управления подключены к управляющим входам разрядных адресных усилителей чтения и записи, счетчика адреса и регистра, а управляющие входы блока управления — к управляющим входам устройства, о т л и ч а ю щ е ес я тем, что, с целью увеличения го быстродействия за счет расширения его функциональных возможностей, устройство дополнительно содержит коммутатор, дешифратор, демультиплексор, первый мультиплексор и второй мультиплексор, первые информационные входы которого соединены с выходами дешифратора адреса, вторые информа894866 г.5

2 5 ф 5 6 7 8 Ю /Î A

Составитель А,Бомко

Редактор И.Ковальчук Техред А. Ач Корректор В.Синицкая

Заказ 11507/86 ТиРаж 991 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, N-35, Раушская наб., д,4/5 филиал ППП "Патент", г.ужгород, ул.Проектная,4