Многоканальное устройство для сопряжения модулей процессора

 

ОП ИСАНИ И

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 08. 04 80 (21) 2907225/18-24 с присоединением заявки М

{23) Приоритет "

Опубликовано 15 01 ° 82 ° Бюллетень,% 2

Дата опубликования описания 15. 01. 82

Союз Советскнз

Соцнапистнческнк

Реснубпик (iii 898412 (5l)M. Кл.

0 06 F 3/04

Гаеударетаинай квинтет

СССР пю лелем нзааретеннй а атерытнй (5З) УЙК 681. 325. (o88.8) A.ß. Вайзман, Б. Н. Гущенсков, Г. А. Ерм и В. П. Качков (72) Авторы изобретения (71) Заявитель

Изобретение относится к вычислительной технике и предназначено для организации сопряжения между различными модулями модульного процессора.

Нодулем может быть устройство микропрограммного управления, оперативная вмять, процессор ввода-вывода, специализированное арифметическое устройство и t.д.

Известны устройства приоритетного подключения процессоров к общей ма-.

ГисФрали,содержащие -,риггеры запроса, триrгеры занятости, триггеры передачи, узлы приоритета f13 . и

Наиболее близким к предлагаемому по сущности технического решения является многоканальйое устройство для приоритетного подключения источников информации к общей магистрали, содер жащее в,каждом канале регистр адреса назначения, триггер запроса,.триггер занятости, триггер передачи,. узел приоритета, причем первые входы устройства соединены с первыми входами регистров адреса назначения, вторые входы устройства соединены с первыми входами триггеров запроса, четвертые входы устройства соединены с первыми входами триггеров занятости, а выходы узла приоритета соединены с первыми входами соответствующих триггеров передачи (23.

Недостатками этого устройства являются низкое быстродействие, так каК узел приоритета анализирует приоритеты запросов последовательно, а адрес устройства, вышедшего на связь, выдается по следующему синхросигналу

Недостатком этих устроиств явля"

1$

:ется низкое быстродействие, обусловленное тем, что сигнал опроса последовательно проходит через узлы приоритета каждого устройства подклюз

ЛО ченного к магистрали, Кроме того устройство,не позволяет организовать связь между двумя любыми устройствами системы по инициативе любого из устройств. (54 ) иногокАНАльное устРойстВО для сопРяжения

МОДУЛЕИ ПРОЦЕССОРА

8 8412 после синхросигнала, по которому выдается запрос, а также его ограниченные функциональные возможности, так как оно не позволяет организовать связь между двумя любыми устройствами си стемы.

Цель изобретения - увеличение быстродействия и расширение функциональных возможностей за счет организации связи между двумя любыми модулями lo процессора по инициативе любого модуля.

Пост авленная цел ь дости гает ся тем, что в устройство, содержащее блок приоритета, а в каждом канале ре- 15 гистр адреса назначения, триггер пе-. редачи, триггер занятости, триггер запроса, причем первые входы регист ров адреса назначения, триггеров за4 проса, триггеров занятости соответствующих каналов соединены соответственно со входами первой, второй и третьей групп входов устройства, выходы блока приоритета соединены с первыми входами триrrepoB передачи соответствующих каналов, введены блок

Формирования сигналов приема и блок

Формирования тактов, а в каждый канал - триггер ответа-ожидания, дешифратор адреса назначения, узел определения возможности связи, элемент задержки и элемент ИЛИ, причем первые входы триггеров ответа-ожидания каналов соединены с соответствующими входами четвертой группы входов устройства, выход триггера ответа-ожидания

i-го канала (i 1,È) соединен с i-ыми ,входами первой группы входов узлов определения возможности связи всех каналов, выход регистра адреса назначения i-ого канала соединен с первым

4О входом дешифратора адреса назначения того же канала, второй вход которого— соединен с выходом триггера запроса того же канала и с i ûè входом блока Формирования тактов, первый выход 45 которого соединен со вторыми входами триггеров передачи, регистров. адреса назначения, триггеров запроса, триггеров занятости, триггеров ответаожидания, а второй выход - с третьими входами триггеров передачи, выходы дешифратора адреса назначения i-ого канала соединены со входами второй группы входов узла определения воз можности связи того же канала и с ы

l-ой группой входов блока формирования сигналов приема, выход триггера занятости i-oro канала соединен с

i-ым входом третьей группы входов

j-ого узла определения возможности связи (j =1, Ì; j 4i ), выход узла определения возможности связи ro канала соединен с -ым входом блока приоритета, выход триггера передачи 1-ого канала соединен с i-ым входом M+1-ой группы входов блока формирования сигналов приема, первый и второй входы элемента ИЛИ i-го канала соединены соответственно с выходом триггера передачи. и выходом элемента задержки того же канала, входом подключенного к выходу триггера передачи того же канала, выходы блока формирования сигналов приема являются выходами первой группы выходов устройства, а выходы элементов ИЛИ каналов — выходами второй группы выходов устройства.

Блок формирования тактов содержит генератор тактовых импульсов, выход которого соединен с первым входом первого элемента И, вторым входом подключенного к выходу первого триггера и первому входу второго элемента И, выход которого соединен с первыми входами первого и второго элементов ИЛИ, вторыми входами подключенных через первый элемент HE к выходу третьего элемента ИЛИ, выходы которого являются соответствующими входами блока, второй вход второго элемента И соеди- . нен с выходом второго триггера и через второй элемент НЕ с первым входом второго триггера, выход первого триггера подключен через третий элемент

HE к первым входам первого триггера и третьего элемента И и непосредственно к первому входу четвертого элемента И, второй и третий входы первого триггера соединены соответственно с выходом генератора тактовых импульсов и выходом первого элемента ИЛИ, выходы первого элемента И и второго элемента ИЛИ подключены соответственно ко второму и третьему входам второго триггера, вторые входы третьего и четвертого элементов И подключены к выходу генератора тактовых импульсов, третьи входы - к выходу второго элемента HE а выходы - соответственно к к первому и второму выходам блока.

Кроме того, узел определения возможности связи i-ого канала с (i=1,Ð1) содержит элемент И, выход которого является выходом узла, две группы элементов И, две группы элементов НЕ и группу элементов ИЛИ, причем первые входы элементов И первой группы соеди412

5 898 нены с- I-ûì входом первой группы входов узла, второй вход )-oro элемента

И первой группы (j=1,Ì; jgi) соединен с j-ым входом второй группы входов узла и со входом j-ro элемента НЕ первой группы, выходы j-ых элементов

И и HE первых групп соединены соответственно с первым и вторым входами

j-ого элемента ИЛИ группы, выход которого подключен к первому входу j-ого i элемента И второй группы, вторым входом соединенного с j-ым входом пер.вой группы входов узла, третьим входом - через соответствующий элемент

НЕ второй группы с j-ым входом третьей группы входов узла, а выходом " с j-ым входом элемента ИЛИ.

Блок Формирования сигналов приема содержит группу элементов ИЛИ,. выходы которых являются соответствующими выходами блока и Й rpynn элементов

И, причем i-ый вход К-ого элемента

ИЛИ группы (i, К 1 Н) соединен с выходом i-ого элемента И К-ой группы, первый вход которого подключен к

i-ому входу К-ой группы входов блока, а второй вход - к К-ому входу И+1-ой группы входов блока.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема блока формирования тактов; на фиг. 3 - схема узла определения возможности связи, на фиг. 4 - схема блока формирования сигналов приема; на фиг. блок-схема модульного процессора, построенного на базе устройства; на .фиг. 6 - временная диаграмма работы устройства.

Устройство (фиг. 1) содержит ре;гистры 1 адреса назначения, тригге ры 2 запроса, три r геры 3 от вета-ожидания, триггеры 4 занятости, дешифраторы 5 адреса назначения, блок 6 формирования тактов, узлы 7 определения возможности связи, блок 8 приоритета, триггеры 9 передачи, блок 10 формирования сигналов приема, элементы задержки 11, элементы ИЛИ 12, шины 1316 входов соот вет ст не нно пер вой, второй, четвертой и третьей групп входов и шины 17 и 18 выходов соответственно первой, второй групп выходов.

Блок 6 формирования тактов (Фиг 2 предназначен для выработки синхронизирующих сигналов и содержит генератор 19 тактовых импульсов, элементы

ИЛИ 20-22, элементы И 23-26, элементы HE 27-29, триггеры 30 и 31, входы 32.

Узел 7 определения возможности связи i-канала (i=1,,"1) предназначен для определения возможности удовлетворения запроса модуля выдавшего запрос в данный момент времени, и содержит (Фиг. 3) элементы И 33 и 34 первой и второй групп, элементы HE 35 и 36 первой и второй групп, элементы ИЛИ

37 группы, элемент ИЛИ 38, i-ый вход

0 39 первой группы входов узла, входы

40 первой группы входов узла, входы

41 и 42 второй и третьей групп входов узла, выход 43 узла.

Блок 10 формирования сигналов приема предназначен дл№ выработки сигналов приема и выдачи их в модуль, который принимает информацию. Блок

10 содержит (фиг. 4) элементы И 44 первой, второй, ...., И-ой групп, эае- зе менты ИЛИ 45 группы, входы 46 соот" ветствующих групп входов блока и вхо ды 47 И+1-ой группы входов .блока.

Иодульный процессор (фиг. 5) содержит входы-выходы 48, модули 49, И подключенные к устройству 50, и шины

51 для обмена информацией между модулями.

Устройство работает следующим образом. ур При отсутствии запросов от модулей 49 блок 6 вырабатывает синхросигналы СИ„ (фиг. 6). Иодуль 49, желающий передать информацию (модуль-передатчик) „выставляет на соответствующей шине 14 защюс, а на шине 13адрес модуля 49, в который должна быть передана информация (модуля-приемника) . Информация, передаваемая между модулями 49, может быть трех типов: ин46 формация,на которую модуль"приемник должен выдать ответ (команда в специализированное арифметическое устройство, адрес данных при выполнении команды "Чтение" ). После окончания цикла передачи модуль-передатчик воз" буждают соответствующую шину 15 ответ а- ожидания, едини чное состояние которой при отсутствии сигнала на шине 14 запроса означает, что соответствующий модуль 49 находится в состоянии "Ожидание".. Этот модуль . считается занятым для всех модулей, кро} ме того, от которого не ожидает ответ, информация, являющаяся ответом на предыдущую команду какого-либо модуля (результат операции из специа" ! яизированного арифметического устрой м 1 ства, данные иэ оперативнои памяти,).

При желании передать такую информа898412 8 цию модуль-передатчик одновременно с шиной 14 запроса. возбуждают шину

15 ответа-ожидания, единичное состояние которой при наличии на шине 14 означает, что передаваемая информация является ответной, информация, не являющаяся ответом на предыдущую команду и не требующая ответа (адрес данных оперативной памяти и данные при выполнении команды "Запись" ).

Каждый из модулей 49 может находиться в одном из следующих состояний:

"Занят". Это означает, что модуль занят обработкой какой-либо информации и принять информацию от другого модуля не может. При этом он возбуждает соответствующую шину 16 занятости.

"Ожидает". Зто означает, что модуль передавал какую-либо информацию для обработки другому модулю и ожидает от него ответ, этот модуль свободен только для приема ответной информации. Для всех остальных моду» лей он считается занятым и с9836 с ним не может быть установлена. 8 этом состоянии модуль возбуждает соответствующую шину .15. Иодуль, желающий выдать информацию в ответ на информацию от другого модуля, возбуждает вместе с шиной 14 шину 15. Одновременное наличие единичного сигнала на шинах 14 и 15 является признаком того, что передаваемая информация является ответной.

"Свободен". Зто означает, что модуль свободен и может принять информацию от любого другого модуля.

По синхросигналу СИ запросы от всех модулей 49 фиксируются на триггерах 2. Одновременно в соответствующих регистрах 1 фиксируются адреса назначения.. По этому синхросигналу

СИ4 устанавливаются триггеры 4 занятых модулей и триггера 3 модулей, которые находятся в состоянии ожидания или хотят передать ответную информацию. По установленному триггеру 2 дешифратор 5 дешифрирует содержимое соответствующего регистра 1, определяя в какой из модулей хочет передать информацию модуль-передатчик.

Сигналы с выходов дешифраторов 5 поступают в узел 7 и в блок 10. В каждый из узлов 7 поступают сигналы со всех триггеров 3 и со всех триггеров 4 чужих каналов. Анализируя состояние триггеров 4 и триггеров 3 узла

7, определяют возможность связи и при наличии такой возможности возбуждают выходы 43. Си гналы с выходов

43 поступают на. входы блока 8 приоритета, который определяет наиболее приоритетный из них.

При наличии хотя бы одного установленного триггера 2 блок 6 вырабатывает синхросигнал СИ„. По синхросигналу

СИ, поступающему на С-вход триггеров

10

9, устанавливается триггер 9, соответствующий наиболее приоритетному запросу. Сигнал с триггера 9 поступает на вход элемента ИЛИ 12 и на вход элемента задержки 11, которые служат для удлинения сигнала передачи.

Сигнал передачи с выхода элемента

ИЛИ 12 по шине 18 поступает в соответствующий модуль 48, разрешая выдачу содержимого выходного регистра этого го ливаются соответствующие триггеры 2 и работа устройства продолжаешься описанным способом.

Блок б работает следующим образом.

При отсутствии сигналов на входах

32 блока (сброшены все триггеры 2 запросов) триггеры 30 и 31 сброшены и

55 элемент И 25 повторяет си гналы с выхода генератора 19. Выход элемента

И 25 является первым выходом блока. модуля на шины 51 Одновременно сигнал передачи сбрасывает в этом модуле запрос и, если был установлен, ответ.

Сигнал с выхода триггера 9 поступает также в блок I0 который Вы рабатывает сигнал приема информации и по соответствующей шине 17 передает его в модуль, который должен принять информацию. По этому сигналу

30 модуль-приемник снимает с шин 51 необходимую информацию.

Синхросигнал СИ„заведен на входы сброса триггеров 9. По следующему синхроси гналу СИ сбрасывает ся триггер 9 и снимаются сигналы передачи и приема на выходах 18 и 17. Сигнал передачи задерживается относительно сигнала приема для того, чтобы данные, принимаемые модулем-. приемником, были заведомо верными. По это40 му синхросигналу СН„ сбрасывается триггер 2 и, если был установлен, триггер 3 того модуля, который передавал данные в предыдущем цикле. Одновременно устанавливаются или сбрасываются триггеры 3 и триггеры 4 тех модулей, которые изменили свое состояние. При наличии запросов от других модулей по синхросигналу СИ устанав89841 2

Узел 7 определения возможности свя. зи работает следующим образом.

По входам 40 поступают сигналы из дешифратора 5 адреса назначения. Па входам 41 поступают сигналы с триггеров 3 ответа-ожидания всех каналов, кроме собственного. По входам 42 поступают сигналы с триггеров 4 заня- .

56 тости чужих каналов. По входу 39 поступает сигнал с триггера 3 ответа" ожидания собст венного канала. 8 каждый момент времени в каждом узле возбужден только один из входоь 40. Ho- . H мер этой шины соответствует адресу модуля, в который хочет передать инфорIмацию модуль-передатчик. НеобходимыС этого выхода выдаются синхросигналы СИ1. Предположим, в момент времени t, (фиг. б) на один из входов 14 устройства поступил запрос. По синхросигналу СИ установлен соответствующий триггер 2 запроса и появится,сигнал на одном из входов 32. По этому сигналу через элемент HE 27 и через элементы ИЛИ 20 и 21 запрещается сброс соответственно первого 30 и о второго 31 триггеров. По очередному тактовому импул ьсу Т устанавли вает ся триггер 30. По снятию тактового импульса Т единичный уровень появляется на выходе триггера 30, запрещал..че- >z реэ элемент НЕ 29 выработку синхросигнала СИ элементом И 25 и разрешая выработку синхросигнала СИ элемен,том И 34 по следующему тактовому импульсу Т . По тактовому импульсу Тд сбрасывается также три ггер 30 и устанавливается триггер 31. По снятию так.тового импульса Т на выходах триггеров 30 и 31 появляется соответственно нулевой и единичный уровни. По так- 5 товому импульсу Т„триггер 36 устанавливаетсл снова. По снятию тактового импульса Т> единичный уровень появля" ется на выходе триггера 30,разрешая через элемент И 24 выработку сигнала сброса, который поступает через элементы ИЛИ

20 и 2 1 на входы сброса триггеров 30 и 31 и сбрасывает их. По следующему тактовому импульсу Т элемент И 25 вырабатывает очередной синхросигнал

СИ, по которому сбрасывается триггер 2 запроса того модуля, запрос которого удовлетворялся. Если дру- . гих запросов нет, то блок снова вырабатывает только синхросигналы СИ .

При появлении очередного запроса работа блока продолжается описанным способом. ми условиями возможности связи являются: отсутствие единичного сигнала на входе 42 занятости, соот ветст вующего возбужденному входу 40; отсутствие единичного сигнала на входе

4t ответа-ожидания, соответствующего возбужденному входу 40, или наличие единичного сигнала на этом входе и одновременное наличие единичного сигнала на входе 39.

При отсутствии- единичного сигнала на входе 42 через соответствующий элемент НЕ 36 устанавливается единичный уровень на третьем входе элемента И

34. При отсутствии единичного сигнала на соответствующем входе 41 через соответствующий элемент HE 35 или при . наличии единичного сигнала на этом входе и при наличии единичного сигнала на входе 39 через элемент И 33 и элемент ИЛИ 37 на вход элемента И

34 поступает единичный сигнал. При наличии единичных сигналов на первом и третьем входах соответствующего элемента И 34 и при наличии единичного сигнала на втором входе этого элемента, поступающего с соответствующего входа 40, единичный сигнал с выхода элемента И 34 через элемент ИЛИ 38 поступает на выход 43 узла, определяя тем самым возможность связи.

Блок 10 формирования сигналов приема работает следующим образом.

По входам 46 на первые входы элементов И 44 поступают сигналы с вы-. ходов дешифратора g адреса назначения, номер котороro соответствует номеру группы. По входам 47 на вторые входы элементов И 44 поступает сигнал сигнал с выхода триггера 9 пе редачи, номер которого соответствует номеру г руппы. В каждый момент време ни.возбужден не более,чем один вход

47, номер которого соответствует номеру установленного триггера 9 передачи. Номер устaíîâëåííîãî триггера 9 является номером модулл, который передает информацию в этом цикле связи.

В rpynne элементов И, соответствующей установленному триггеру 9 передачи, возбужден первый вход только у одного из элементов И. Номер этого элемента И соответствует номеру модуля, в который передана информация. Таким образом, из всех элементов И 44 в каж:дый момент времени возбужден выход не более, чем у одного. Единичный сигнал с этого элемента И через соответствующий элемент ИЛИ 45 формирует сиг898412

12 нал приема, номер которого соответствует номеру модуля, в который передается информация.

Таким образом, устройство позволяет достаточно простым образом и с небольшими затратами оборудования организовывать процессорный набор, содержащий модули, выполняющие различные функции. Модульный процессор, построенный на базе этого устройства., отличается принципиальной простотой и возможностью наращивания. На основе предлагаемого устройства можно создавать как дешевые модульные процессоры с небольшой производительностью (процессоры, имеющие минимальный набор модулей ), так и высокопроизводительные модульные процессоры, имеющие в своем составе достаточно большое число высокоэффективных вычислительных модулей, причем алгоритма связи в устройстве позволяет значительно повысить быстродействие самого устройства, процессОра в целом за счет сокращения времени занятости шин связи служебной. информацией.

Кроме того, устройство обеспечивает модулям процессора дополнительные возможности,позволяя им взаимный попар ный обмен по инициативе любого из них.

Формула изобретения

Многоканальное устройство для сопряжения модулей процессора, содержащее блок приоритета, а в каждом канале регистр адреса назначения, триггер передачи, триггер занятости, тригrep запроса, причем первые.входы регистров адреса назначения, триrгеров запроса, триггеров занятости соответствующих каналов соединены соответственно со входами первой, второй и третьей групп входов устройства, выходы блока приоритета соединены с первыми входами триггеров передачи соответствующих каналов, о т л и ч а ю щ е е с я тем, чта, с целью повышения быстродействия устройства, .в него введены блок формирования сигналов приема и блок Формирования так- 50 товы, а в каждый канал - триггер ответа-ожидания, дешифратор адреса наз" начения, узел определения вазможности связи, элемент задержки и элемент

ИЛИ, причем первые входы триггеров ы ответа-ожидания каналов соединены с соответствующими входами четвертой группы входов устройства, выход триг- гера ответа-ожидания i îãî канала (i=1 И ) соединен с i ûìè входами первой группы входов узлов определения возможности связи всех каналов, выход регистра адреса назначения i-orn канала соединен с первым входом дешифратора адреса назначения того же канала, второй вход которого соединен с выходом триггера запроса того же канала и с i ûì входом блока формирования тактов, первый выход которого соединен со вторыми входами триггеров передачи, регистров адреса назначения, триггеров занятости, триггеров ответа-ожидания, а второй выход .- с третьими входами триггеров передачи, выходы дешифратора адреса назначения

i-ого канала соединены со входами второй группы входов узла определения возможности связи того же канала и c i-ой группой входов блока формирования сигналов приема, выход триггера занятости I-oro канала соединен с 1-ым входом третьей группы входов

j-oro узла определения возможности связи (j=l,М; )-„Ч ), выход узла определения возможности связи 1 olo канала соединен с i-ым входом блока приоритета, выход триггера передачи i-ого канала соединен с 1-ым входом И+1-ой группы входов блока Формирования сигналов приема,.первый и второй входы элемента ИЛИ i îãî канала соединены соответственно с вь1ходом триггера передачи и выходов элемента задержки того же канала, входов подключенного к выходу триггера передачи того же канала, выходы блока формирования сигналов приема являются выходами.первой группы выходов устройства, а выходы элементов ИЛИ каналов — выходами второй группы выходов устройства.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок формирования тактов содержит генератор тактовых импульсов, выход которого соединен с первым входом первого элемента И, вторым .входом подключенного к выходу первого триггера и первому входу второго элемента И, выход которого соединен с первыми входами первого и второго элементов ИЛИ, вторыми входами подключенных через первый элемент HE к выходу третьего элемента ИЛИ, выходы которого являются соответствующими входами блока, второй вход второго элемента И соединен с выходам второго три ггера и через второй элемент HE с первым входом второ89841 го триггера, выход первого триггера подключен через третий элемент НЕ к первым входам первого триггера и третьего элемента И и непосредственно к первому входу четвертого элемента И, второй и третий входы nepsoro триггера соединены соответственно с выходом генератора тактовых импульсов и выходом первого элемента ИЛИ, выходы первого элемента И и второго элемента ИЛИ подключены соответственно ко второму и третьему входам второго триггера, вторые входы третьего и четвертого элементов И подключены к выходу генератора тактовых импульсов, 15 третьи входы — к выходу второго элемента НЕ, а выходы - соответственно к первому и второму выходам блока.

3. Устройство по п. 1, о т л и ч а ющ ее с я тем, что узел определения возможности связи 1-ого.канала (1=1,И ) содержит элемент ИЛИ, выход которого является выходом узла, две группы элементов И, две группы элементов НЕ и rpynny элементов ИЛИ, причем первые входы элементов И nep" вой группы соединены с i-ым входом первой группы входов узла, второй вход 1-ого элемента И первой группы (3-1,М; j4I) соединен с 1-ым входом второй группы входов узла и со входом j-ого элемента НЕ первой группы, 2 14 выходы j-ых элементов И и НЕ первых групп соединены соот вет ст венно. с первым и вторым входами j-ого элемента ИЛИ группы, выход которого подключен к первому входу J-oro элемента

И второй группы, вторым входом соединенного с J-.ûì входом первой группы входов узла, третьим входом - uepe3 соответствующий элемент НЕ второй группы с j-ым входом третьей rpynw входов узла, а выходом - с )-ым вхо" дом элемента ИЛИ.

Устройство no n. 1,.о т л ич а ю щ е е с я тем, что блок формирования сигналов приема содержит группу элементов ИЛИ, выходы которых -являются соответствующими выхода- . ми блока и М групп элементов И, причем i-ый вход К-ого элемента ИЛИ группы (i, К=1,M) соединен с выходом

i-oro элемента И К-ой группы, nepal" вход которого подключен к 1-ому вхо" ду К-ой группы входов блока, а второй вход - к К-ому входу И+1"ой груп; пы входов блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

1 317064, m. G 06 F 9/18, 1972.

2. Патент СШХ II 3800287Н, кл. 340-172.5, опублик. 1974 (nporo тип ).

S98412

n r Ц ТФ Т5 76 77 тВ ТУ Рд

Яыхо

Мекеняа ИЫ

8bIx03

У и И® t7 и .6

ЗНИИПИ Заказ 11950/65 Тираж 731 Подписное

Филиал ППП "Патент", г.Ужгород, ул.Проектная,4