Множительно-делительное устройство

 

Союз Советск из

Социелистичесиик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (i i>902026 (Sl ) Дополнительное к авт. санд-ву (22)Заявлено 05.06.80 (2l) 2933990/18-24 с присоелинением заявки М(23) Приоритет(51) М- Кл.

G 06 G 7/16

G 06 J 3/00

Веударстввкны0 камвтет

СССР ав девам взабретеннк и открытия

Опубликовано 30 ° 01.82, Бюллетень М 4 (53) УДК 681.335 (088.8) Дата опубликования описания 30.01:82 (72) Авторы изобретения

Л.Н.Иванова, В.В.Калугин, В.И.

Новосибирский электротехническ (7I) Заявитель и ин ФЙФ "т" .. (54) ИНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к автоматиke и вычислительной технике и может найти применение для выполнения множительно"делительных операций над ве- личинами, представленными в цифровом и аналоговом виде с получением результата в цифровой или цифроанало" говой форме с плавающей запятой.

Известно множительно-делительное устройство, содержащее генератор тактовых импульсов, коммутаторы, генератор синхроимпульсов, элементы памяти, компаратор, цифроаналоговый преобразователь, распределитель импульсов, группу элементов И и регистр $1).

Устройство обладает высоким быстродействием, однако имеет пониженную точность выполнения множительноделительных операций.

Известно также множительно-делительное устройство, содержащее блок управления, коммутаторы, кодоуправляемый делитель напряжения, ключи, операционный усилитель, компаратор, блок пребразования в код и аналоговый запоминающий блок (2), Устройство обладает широкими функциональными возможностями, однако также имеет пониженную точность выпол.нения множительно-делительных операций.

Наиболее близким к предлагаемому является множительно-делительное

1О устройство, содержащее реверсивный счетчик, цифровой выход которого яв" ляется первым цифровым выходом устройства, первый коммутатор, подклю IS ченный сигнальными входами к первому аналоговому входу устройства, шине опорного напряжения и к выходам первого и второго элементов памяти,. а выходом - к аналоговому входу цифроаналогового преобразователя, соединенного выходом с первым входом компаратора и с сигнальными входами первого и второго элементов памяти, выходы которых являются аналоговыми

3 90202 выходами устройства,, причем второи вход компаратора подключен к выходу второго коммутатора, соединенного сигнальными входами со вторым аналоговым входом устройства и с выходами первого и второго элементов памяти, а выход компаратора соединен с управляющим входом первого переключателя, подключенного сигнальным входом к выходу первого элемента И, соединенного гервым входом с выходом генератора тактовых импульсов, причем второй вход гервого элемента И и управляющие входы коммутаторов и элементов памяти подключены к соответствующим выходам генератора синхроимпульсов, а реверсивный счетчик соединен суммирующим и вычитающим входами с выходами первого переключателя, установочными входами -,. с цифровым входом устройства, а выходом - с цифровым входом цифроаналогового преобразователя (3 j.

Недостатком известного устройства является пониженная точность выполнвния множительно-делительных операций. Так, при выполнении ряда операций деления на аналого-цифровом преоб разователе результат на выходе счетчика постоянно уменьшается, что при 1Е определенном количестве операций приводит к перемещению младших разрядов за пределы разрядной сетки и их потере. При умножении на цифроаналоговом преобразователе его выходное напряжение всегда меньше опорного напряжения и при выполнении длинного ряда операций выходной сигнал уменьшается, а при некотором количестве сомножителей становится соизмеримым с дрейфом нуля аналоговых элементов, что снижает точность вычисления.

Цель изобретения - повышение точности выполнения множительно-делительных операций.

Поставленная цель достигается тем, что в множительно-делительное устрой-. ство, содержащее реверсивный счетчик, цифровой выход которого является первым цифровым выходом устройства, пер- вый коммутатор, подключенный сигнальными входами к первому аналоговому входу устройства, шине опорного напряжения и к выходам первого и второго элементов памяти, а выходом - к аналоговому входу цифроаналогового пре,образователя, соединенного выходом, с первым входом компаратора и с сиг6 4 нальными входами первого и второго элементов памяти, выходы которых являются аналоговыми выходами устройства, причем второй вход компаратора подключен к выходу второго коммутатора, соединенного сигнальными входами со вторым аналоговым входом устройства и с выходами первого и второго элементов памяти, а выход компаратора соединен с управляющим входом первого переключателя, подключенного сигнальным входом к выходу первого элемента И, соединенного первым входом с выходом генератора тактовых импульсов, причем второй вход первого элемента И и управляющие входы коммутаторов и элементов памяти подключены к соответствующим выходам генератора синх роимпульсов, введены второй элемент И, второй переключатель и блок алгебраического суммирования и сдвига, соединенный установочными входами разрядов с цифровым входом устройства, суммирующим и вычитающим входами - с выходами первого переключателя, входом управления сдвигом - с выходом второго элемента И, выходами разрядов - с вторым цифровым выходом устройства и с цифровым входом цифроаналогового преобразователя, а инверсным выходом старшего разряда - с первым входом второго элемента И, подключенного вторым входом к выходу генератора тактовых импульсов, а выходом - к сигнальному входу второго переключателя, выходы которого соединены с суммирующим и вычитающим входами реверсивного счетчика, причем вход управления установкой кода блока алгебраического суммирования и сдвига, третий вход второго элемента И и управляющий вход второго переключателя подключены к соответствующим выходам генератора синхроимпульсов.

Кроме того, блок алгебраического суммирования и сдвига содержит реверсивный счетчик, группу из (и- 1) ro элементов 2И-2ИЛИ (где n - количество разрядов реверсивного счетчика без учета знакового разряда), элемент И, формирователь и элемент ИЛИ, подключенный выходом через формирователь к входу управления установкой коДа реверсивного счетчика, суммирующий и вычитающий входы которого являются суммирующим и вычитающим входами блока алгебраического суммирования и сдвига, а выход каждого i- го

5 9020 (l

На фиг. 1 изображена блок-схема множительно-делительного устройства, на фиг. 2 - функциональная схема блока алгебраического суммирования и 30 сдвига.

Иножительно-делительное устройство содержит блок 1 алгебраического суммирования и сдвига, первый переключа35 тель 2, первый элемент И 3, генератор 4 тактовых импульсов, генератор 5 синхроимпульсов, иомпаратор 6, цифроаналоговый преобразователь 7, первый коммутатор 8, первый и второй элементы 9 и 10 памяти, второй коммутатор ll, реверсивный счетчик 12, второй переключатель 13 и второй элемент И 14. Коммутатор 8 подключен сигнальными входами к первому аналоговому входу 1 устройства, шине 16

45 опорного напряжения и к выходам элементов 9 и 10 памяти, а выходом - к аналоговому входу цифроаналогового преобразователя 7. Выход преобразователя 7 соединен с первым входом компаратора- 6 и с сигнальными входами элементов 9 и 10 памяти, выходы которых являются аналоговыми выходами устройства. Второй вход компаратора 6 подключен к выходу коммутатора 11, соединенного сигнальными входами со вторым аналоговым входом 17 устройства и с выходами элементов Я

26 6 и 10 памяти. Выход компаратора 6 соединен с управляющим входом переключателя 2, сигнальный вход которого подключен к выходу элемента И 3, соединенного первым входом с выходом генератора 4 тактовых импульсов.

Блок 1 алгебраического суммирования и сдвига соединен установочными входами разрядов с цифровым входом 18 устройства, суммирующим и вычитающим входами - с выходами переключателя 2, входом управления сдвигомс выходом элемента И 14, выходами разрядов " с цифровым входом преобразователя 7, а инверсным выходом старшего разряда - с первым входом элемента И .14, подключенного вторым входом к выходу генератора 4, а выходом — к сигнальному входу переключателя 13. Выходы переключателя 13 соединены с суммирующим и вычитающим входами реверсивного счетчика 12.

Второй вход элемента И 3, третий вход элемента И 14, вход управления установкой кода блока 1 и управляющие входы переключателя 13, коммутаторов 8 и ll и элементов 9 и 10 памяти подключены к соответствующим выхо дам генератора 5 синхроимпульсов.

Блок 1 алгебраического суммирования и сдвига может быть выполнен, например, содержащим (фиг. 2) реверсивный счетчик 19, группу из (n-1)-ro элементов 2И вЂ” 2 ИЛИ 20 (где и - количество разрядов счетчика 191, элемент И 21, формирователь 22 и элемент ИЛИ 23, подключенный выходом через формирователь 22 к входу управления установкой кода счетчика 19. Суммирующий и вычитающий входы счетчика 19 являются суммирующим и вычитающим входами блока 1, а выход каждого

i- го (1 1

7 9020

U множительно-делительном устройстве операции выполняются с представс пением результата в форме с плавающей запятой. При этом на выходах счетчика 12 и блока 1, являющихся соответственно первым и вторым цифровыми выходами устройства, формируются в цифровом виде соответственно порядок и мантисса результата вычисления, а на аналоговых выходах — ман- >0 тисса в аналоговом виде.

Иножительно-делительное устройство работает следующим образом.

В зависимости от выполняемой операции генератор 5 синхроимпульсов 15 подключает к аналоговому входу преоб разователя 7 через коммутатор 8 в соответствующем порядке опорное напряжение Е, входные сомножители делимого М,1 (делителя У1) или анало- 20 говый сигнал мантиссы, являющийся результатом промежуточного преобразования и хранящийся в одном из элементов 9 или 10 памяти.

Через коммутатор 11 подключаются входные сомножители делимого X (де. лителя У ) или аналоговый сигнал ман тиссы, хранящийся в одном из элементов 9 или 10 памяти.

Рассмотрим работу устройства для ЗО случая, когда необходимо получить произведение величин

Z- Х„ Х

При заданной последовательности входных сомножителей формула приоб- $5 ретает вид 4 3 х

3 и-г и- где X„., Х 1, Х „- сомножители по

11ю первому, второму (аналоговым) и треть-4о ему (цифровому) входам -15, 17 и 18 устройства соответственно.

На второй вход 17 устройства поступает первый сомножитель Х, ком- 4> мутатором 11 подключается ко второму входу компвратора 6. На аналоговый вход преобразователя 7 через коммутатор 8 подается опорное напряжение Е „и производится цикл .преобразований аналогового сигнала Х> в цифМ ровой код й„счетчика 19 блока 1. Ес ли код М1 не нормалиэован, то производится процесс нормализации. C генератора 5 синхроимпульсов поступает разрешающий сигнал на элемент И 14, импульсы с генератора 4 проходят через элемент И 14 на вход управления сдвигом блока 1 и через переключатель 13 на счетчик 12. Нормализация выполняется сдвигом влево до тех hop, пока в старшем разряде не появится единица, а на инверсном выходе старшего разряда - нуль, который запретит дальнейшее прохождение импульсов с генератора 4. При этом из порядка вычитается столько единиц, на сколько разрядов сдвинуто число в счетчике 19 блока 1, т.е. формируется отрицательный порядок.

Затем на первый вход 15 устройства подается второй сомножитель Х

ЛЗУ который подключается к аналоговому входу преобразователя 7, и производится умножение по формуле .Z = И,, Х „(2) где И - нормализованная мантисса ,числа Xgq .

Результат преобразования запоминается элементом 9 памяти. Следующий сомножитель . . Х в цифровом коде .заносится через установочные входы в блок 1 и затем нормализуется. При этом отрицательный порядок увеличивается по модулю на столько единиц, на гколько разрядов сдвинуто число X в счетчике 19 блока 1 при нормализации.

На аналоговый вход преобразователя 7 подается результат преобразования по формуле (2) с элемента 9 памяти и производится преобразование по формуле з- И ; ° (3) где И - йормализованная мантисса цифрового кода Х>

Результат преобразования по форму" ле (3) заносится в элемент 10 памяти.

Затем через второй вход 17 подается четвертый сомножитель Х на вход компаратора 6. К аналоговому входу преобразователя 7 подключается Е и аналоговый сигнал Х,. преобразуется в выходной двоичнйй код блока 1 с последующей нормализацией и изменением кода счетчика 12. После этого на аналоговый вход преобразователя 7 подается результат преобразования по формуле (3), хранящийся в элементе 10 памяти ° Результат преобразования по формуле а 4 = z 8<4, (4) где И - нормализованная мантисса соЬножйтеля Х24, запоминается элементом 9 памяти. Затем на первый вход 15 устройства подается следующий сомножитель Х и т.д. до получения результата по формуле (1), причем

9 90202 результат представлен в виде 7<

М 2, где И - мантисса, которая представлена как в аналоговой форме и хранится в одном из элементов 9 и 10,. так и в цифровом коде на выходе счет- $ чика 19 блока 1, р - порядок, хранится в счетчике 12.

Рассмотрим работу устройства для случая, когда необходимо произвести вычисления по фориуле se

Мл

При умножении чисел с плавающей запятой произведению мантисс приписывается порядок, равный сумме порядков сомножителей, при делении мантиссе приписывается порядок, равный разности порядков делимого и делите-. ля. Во избежание переполнения разряд- 26 ной сетки, отводимой под представление. порядка, рекоиендуется операции уиножения и деления чередовать. При заданной последовательности сомножителей формула приобретает вид

2$ . Х у Х,1 Хз .-- Х „Х Хв

Хау34у16- 91и Ъуъв 4 Р б 10 преобразования цифровой код с выхода счетчика 19 блока 1 нормализуется, в счетчике 19 формируется нормализованная мантисса результата И, а из счетчика 12 вычитается число сдвигов мантиссы. Нормализованная мантисса И преобразуется преобразователем 7 в .аналоговую величину и запоминается элеиентом памяти 9.

Следующий сомножитель делителя У 4 заносится в цифровом коде. в счетчик 19 блока 1 и нормализуется. 8 этом случае к порядку прибавляется число сдвигов иантиссы, так как нориализуемая величина находится в знаменателе формулы. Нориализовамная мантисса преобразуется в аналоговую величину и запоминается элементом 10 паияти. Затем аналоговая величина мантиссы И 1 с выхода элемента 9 памяти подается на вход коипаратора 6, а мантисса M делителя У»„ из элемента 10 паияти

3 через коммутатор 8 подается на аналоговый вход преобразователя 7. Результат деления мантиссМд/ атем нормализуется, при этом из значения порядка число сдвигов мантиссы вычитается.

3в где X4, Х „, Х „ - сомножители делимого по первому, второиу и третьеиу входам 15, 17 и 18 соответственно, У4, У>. - сомножители делителя по первому"и третьеиу входаи 15 и 18 устройства соответственно. Чередова3S мие фори представления (аналоговая, цифровая) операмдовдля рассматриваемого примера выбраны произвольно.

Сомножитель делимого по второму входу Х „ через коммутатор 11 подается на вход компаратора 6. Сомножи" тель делителя по первому входу У через коимутатор 8 подается на аналоговый вход преобразователя 7.

4$

Результат преобразования на выходе счетчика 19 блока 1 затеи нориализуется, при этои в счетчике 12 формируется отрицательный порядок, в счетчике 19 - нормализованная иамтисса И .

Затем подается второй сомножитель делимого Х4 через коммутатор 8 на

Ъ аналоговый вход преобразователя 7.

Результат преобразования z = И ° Х ф с выхода преобразователя 7 запоминается элементом 9 памяти и преобразуется в цифровой код, для чего на аналоговый вход преобразователя 7 подается опорное напряжение Ео„. После

Иантисса этого результата преобразуется в аналоговую величину И, и запоминается элементом 9 паиятй. Затеи подается сигнал третьего сомножителя делииого Х» на установочные

5 входы блока 1 и нормализуется, при этои из значения порядка вычитается .число сдвигов. На аналоговый вход преобразователя 7 подается аналоговая величина мантиссы И4 из элемента 9 паияти и производится умножение

2 И, Н<, где И - нормализованная мантисса сомножителя Х» . Аналоговый результат 2 на выходе преоб. разователя 7 запоминается элементом 10 памяти и преобразуется в цифровой код, для чего на аналоговый вход преобразователя 7 подается Ео .

После преобразования происходит нормализация результата, из счетчика 12 вычитается число, равное количеству сдвигов иантиссы. Затем подается сигнал третьего сомножителя делителя У и т.д. до получения конечного результата.по формуле (5) в форие с плавающей запятой. Норйализованная мантисса результата снимается в цифровом коде с выхода счетчика 19 блока l в аналоговом виде - с одного из элеФормула изобретения

ll 90202 ментов 9 или 10, порядок - с выхода счетчика 12.

В рассмотренных примерах результаты вычислений, хранящиеся в элементах 9 или 10 в аналоговой форме, могут быть ненормализованы. С целью их нормализации необходймо провести аналого-цифровое преобразование, нормализацию и запись нормализованной величины в соответствующий эле- 1о мент памяти.

Таким образом, за счет представления промежуточных и итоговых результатов вычисления в форме с плавающей запятой точность выполнения t5 множительно-делительных операций в предлагаемом устройстве выше, чем точность выполнения множительно-делительных операций в известном устройстве, особенно при выполнении щ ,длинного ряда операций.

1. Иножительно-делительное устройство, содержащее реверсивный счетчик, цифровой выход которого является пер-. вым цифровым выходом устройства, nep" .вый коммутатор, подключенный сигналь- зв ными входами к первому аналоговому входу устройства, шине опорного напряжения и к выходам первого и второго элементов памяти, а выходом - к аналоговому входу цифроаналогового преобразователя, соединенного выходом с первым входом компаратора и с сигнальными входами первого и второго элементов памяти, выходы которых являются аналоговыми выходами устройст- 4в ва, причем второй вход компаратора подключен к выходу второго коммутатора, соединенного сигнальными входами со вторым аналоговым входом устройства и с выходами первого и второго элементов памяти, а выход компаратора соединен с управляющим входом первого переключателя, подключенного сигнальным входом к выходу nepaoro элемента И, соединенного первым входом с выходом генератора тактовых импульсов, причем второй вход первого элемента И и управляющие входы коммутаторов и элементов памяти подключены к соответствующим выходом генератора

55 синхроимпульсов, о т л и ч а ю щ ее с я тем, что, с целью повышения точности выполнения множительно-делительных операций, в устройство вве6 12 дены второй элемент И, второй переключатель и блок алгебраического суммирования и сдвига, соединенный установочными входами разрядов с цифровым входом устройства, суммирующим и вычитающим входами - с выходами первого переключателя, входом управления сдвигом - с выходом второго элемента И, выходами разрядов - с вторым цифровым выходом устройства и с цифровым входом цифроаналогового преобразователя, а инверсным выходом старшего разряда - с первым входом второго элемента И, подключенного вторым входом к выходу генератора тактовых импульсов, а выходом - к сигнальному входу второго переключателя, выходы которого соединены с суммирующим и вычитающим входами реверсивного счетчика, причем вход управления установкой кода блока алгебраического суммирования и сдвига, третий -вход второго элемента И и управляющий вход второго переключателя подключены к . соответствующим выходам генератора синхроимпульсов.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок алгебраического суммирования и сдвига содержит реверсивный счетчик, группу из (и-1)-ro элементов 2И - 2 ИЛИ (где

И - количество разрядов реверсивного счетчика без учета знакового разряда), k элемент И, формирователь и элемент ИЛИ, подключенный выходом через формирова- тель к входу управления установкой кода реверсивного счетчика, суммирующий и вычитающий входы которого являются суммирующим и вычитающим входами блока алгебраического суммирования и сдвига, а выход каждого i-ro (161 п-1) разряда соединен с первым входом i-ro элемента 2И - 2 ИЛИ, подключенного вторым входом к первому входу элемента ИЛИ и к входу управления сдвигом блока алгебраического суммирования и сдвига, третьим входом - к первому входу элемента И, второму входу элемента ИЛИ и к входу управления установкой кода блока алгебраического суммирования и сдвига, четвертым входом - к установочному входу (141)"го разряда блока алгебраического суммирования и сдвига, а выходом — к входу (i+1)- го разряда реверсивного счетчика, вход первого разряда которого соединен с выходом элемента И, подключенного вторым входом к установочному входу пер13 90 вого разряда блока алгебраического суммирования и сдвига, а выходы разрядов и инверсный выход старшего разряда реверсивного счетчика являются соответственно выходами разрядов и инверсным выходом старшего разряда блока алгебраического суммирования и сдвига, Источники информации, принятые во внимание при экспертизе

2026 14

1. Авторское свидетельство СССР по заявке И 2790783/18-24, кл G 06 G 7/16 1979.

2. Авторское свидетельство СССР з по заявке h" 2884790/18-24, кл. G 06 G 7/16, 1979.

3. Авторское свидетельство CCCP по заявке И 2885423/18-24, ia кл. G 06 G 7/16, 25.02.80 (прототип).

1Х

Т5 02026

Сдвиг ,МписЮ юда "

Составитель С.Казинов

Редактор Н.Ковалева Техред Т.Маточка Корректор M. Коста

Заказ 12385/59 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Н-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r.Óærîðoä, ул.Проектная, 4