Устройство для обнаружения ошибок в блоках контроля процессора

 

Е.Н.Артемьева, С.К.Иванов,. И.А.Попова и Г.А ;ЯмМЯМ " (- е», ° . cГ1) ъ (72) Авторы изобретения (7l ) Заявитель (54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК

В БЛОКАХ КОНТРОЛЯ ПРОЦЕССОРА

Изобретение относится к вычислительной технике и может быть использовано в процессорах универсальных цифровых машин для обнаружения ошибки в блоках контроля по четности.:

Известно устройство контроля, содержащее регистр команды "Диагностика" и триггеры, инвертирующие контрольные разряды на входах блоков контроля по четности в процессоре.

Установка триггеров инверсии производится при выполнении команды "Диагностика", содержащей соответствующий код в управляющем слове (lj .

Недостатком устройства является то, что оно не обеспечивает достаточ«15 ную надежность работы процессора, так как фиксирует только наличие ошибки и не регистрирует момент возникновения ошибки.

Наиболее близким по технической сущности к предлагаемому является устройство контроля, входящее в состав процессора ЕС2060. Это устройство содержит регистр команды "Диагностика", первую группу элементов И, триггеры инверсии, элементы сложения по модулю два, триггеры контрольных разрядов, блоки контроля по четНости, триггеры ошибок, элементы ИЛИ, обобщенный триггер машинной ошибки, причем входы регистра команды "Диагностика" соединены с шиной информации блока управления памятью УП), выходы регист- ра команды "Диагностика" соединены со вторыми входами первой группы элементов, первые входы которых соединены с шиной управления блока центрального управления (ЦУ), выходы первой группы элементов И соединены с входами установки триггеров инверсии, входы сброса которых соединены с триггером обобщенной машинной ошибки, выходы триггеров инверсии соединены с вторыми входами элементов по модулю два, первые входы которых соединены с ши903886

20

40

50

3 нами контрольных разрядов, выходы элементов по модулю два соединены с входами триггеров контрольных разрядов, выходы которых соединены с первыми входами блоков контроля по четности, а вторые входы блоков контроля по четности соединены с информационными шинами блоков арифметического и центрального управления, выходы блоков контроля по четности соединены с входами установки триггеров ошибок блоков

ЦУ и арифметического, выходы которых через элемент ИЛИ соединены с входами установки триггера обобI щенной машинной ошибки, соединенноI го с входами сброса триггеров ошибок и шиной прерывания по контролю(2), Недостатком этого устройства контроля является то, что устройство не обеспечивает достаточной надеж" ности работы процессора, так как оно проверяет работу блоков контроля процессора только в строго определенные интервалы времени, а именно в течение первых шести тактов работы процессора, непосредственно следующих эа командой "Диагностика", что не гарантирует надежную .работу процессора на остальных тактах его работы.

Цель изобретения — расширение функциональных возможностей за счет обеспечения контроля на любом такте работы.

Зта цель достигается тем, что в устройство, содержащее регистр команды "Диагностика" первую группу элементов И, триггеры инверсии, элементы сложения по модулю два, триггеры контрОльных разрядов, блоки контроля по четности, триггеры ошибок, элемент ИЛИ и триггер обобщенной машинной ошибки, причем вход регистра команды "Диагностика" является информационным входом устройства, выходы регистра команды "Ди.агностика" подключены к первым входам элементов И первой группы вторые входы которых: являются управляющими входами устройства, выходы элементов И первой. группы подключены к первым входам триггеров инверсии, первые. входы элементов сложения по модулю два являются входом контрольных разрядов, устройства, вьЫоды элементов сложения по модулю два подключены к установочным входам триггеров контрольных разря4 дов, выходы которых подхлючены к первым входам блока контроля по чет-, ности, вторые входы которых являются информационными входами устройства, выходы блока контроля по четности соединены с входами установки триггеров ошибок, выходы которых через элемент ИЛИ соединены с входом триггера обобщенной ошибки, выход которого подключен к входам сброса триггеров инверсии и триггеров ошибок, а также является выходом устройства, введены вторая и третья группы элементов И, триггер блокировки инверсии, счетчик тактов, триггер разрешения счета, узел выходного переноса, причем первые входы элементов И второй группы подключены к вйходам триггеров инверсии, вторые входы подключены к нулевому выходу триггера блокировки, выходы элементов И второй группы подключены к вторым входам элементов сложения по модулю два, входы установки триг гера блокировки инверсии, счетчика тактов, триггера разрешения счета подключены к выходам элементов И третьей группы, первые входы которых подключены к выходам регистра команды "Диагностика", а вторые входы являются управляющими входами устройства, кроме того, сбросовый вход триггера блокировки инверсии соединен с выходом триггера обобщенной ошибки, единичный выход триггера:разрешения счета соединен со счетным входом счетчика тактов, выходы которого подключены к входам узла выходного переноса, выход которого подключен к входам сброса триггера блокировки инверсии и триггера разрешения, счета.

На чертеже представлено устройство для обнаружения ошибок в блоках контроля процессора.

Устройство содержит регистр 1 команды "Диагностика", первую груп-. пу 2 элементов И, триггеры 3 инверсии, вторую группу 4 элементов И, элементы 5 сложения.по модулю два, триггеры 6 контрольных разрядов, блоки 7 контроля по четности, триггеры 8 ошибок, элемент 9 ИЛИ, триггер 10 обобщенной машинной ошибки, третью группу 11 элементов И, триггер.12 блокировки инверсии, счетчик 13 тактов, триггер 14 разрешения счета, узел 15 выходного переноса, шину 16 информации блока уп25

5 903886 равления, шину 17 управления блока центрального управления (ЦУ), шину !

8 контрольных разрядов, информационные шины 19 блоков арифметического и ЦУ, шину 20 прерывания

5 по контролю.

Устройство работает следующим образом.

С помощью команды " Диагоности-: ка", содержащей признаки инвер10 сии контрольных разрядов, имитируются ошибки в блоках контроля по четности„ которые затем обрабатываются в блоке прерывания как преры вание по контролю. В MOMBHT вы- !5 полнения команды "Диагностика" производится выборка из оперативной памяти управляющего слова команды, которое содержит информа" цию о признаках инверсии, о блокировке инверсии, о разрешении счета и о тактах блокировки инверсии. и

Управляющее слово команды Диагностика" по шине информации блока

16 управления памятью поступает на регистр 1 команды "Диагностика". Затем из блока ЦУ по шине 17 управления блока ЦУ поступает управляющий сигнал на первые входы элементов И первой группы 2 и элементов И третьей группы 11. 11ри наличии этого сигнала и единичном состоянии разрядов регистра 1 команды

"Диагностика", содержащих информацию о признаках инверсии, блоки" ровке инверсии, разрешении счета и о тактах блокировки инверсии, срабатывают первая и ..третья ll группы элементов И, производится установка в единичное состояние соответствующих триггеров 3 инверсии, триггера 12 блокировки инверсии, триггера 14 разрешения счета и занесение на счетчик 13 тактов соответствующего количества тактов блокировки инверсии. Нулевой уровень инверсного выхода триггера 12 блокировки инверсии блокирует вторую группу 4 элементов.И. Единичное состояние триггера 14 разрешения счета поступает на счетный вход счетчика 13 тактов, вследствие чего счетчик 13 тактов начинает считать такты работы процессора. Сигнал выходного переноса узла 15 выходного пере55 носа производит сброс в нулевое состояние триггера 12 блокировки инверсии и триггера 14 разрешения счета.

При этом единичный уровень инверс6 ного выхода триггера 12 блокировки инверсии совместно с единичными сигналами триггеров 3 инверсии формирует сигналы инверсии на выходе второй группы 4 элементов И, которые при сложении с сигналами контрольных разрядов, поступающих но шине 18 контрольных разрядов на элементы 5 сложения по модулю два, производят инвертирование контрольных разрядов и установку инверсного кода на триггеры 6 контрольных разрядов. Блоки 7 контроля по четности следят за соответствием состояния.триггеров 6 контрольных разрядов и информационных разрядов, поступающих по информационной шине 19 блоков арифметического устройства и ЦУ.

Установка инверсного кода на триггеры контрольных разрядов приводит к тому, что блоки контроля по четности выбарабатывают сигналы ошибки, устанавливающие в состояние ошибки соответствующие триггеры 8 ошибки и через элемент 9 ИЛИ триггер 10 обобшенной машинной ошибки.

От триггера 10 обобщенной машинной ошибки формируется сигнал сброса в нулевое состояние триггеров 8 ошибки, триггеров 3 инверсии» триггера

12 блокировки инверсии и выдается сигнал в шину 20 прерывания по контролю два обработки его блоком прерывания. Блок прерывания организует переход к выполнению специаль" ного теста, который анализирует информацию о коде ошибки и моменте ее обнаружения. Задавая различные ко:,ды на счетчик 13 тактов, можно с помощью признаков инверсии формировать сигналы ошибок в интервале . времени до 2,68 с. На любом такте работы процессора, заданном управляЕ1 И ющим словом команды Диагностика тест проверяет наличие сигнала ошибки, а на других тактах — отсутствие сигнала ошибки, что позволяет своевременно обнаружить неисправности блоков 7 контроля по четности процессора.

Технико-экономический эффект от использования предлагаемого устройства состоит в том, что добавление небольшого количества оборудования к уже имеющемуся дает возможность выявить все неисправные элементы блоков контроля оборудования процессора, что значительно повышает эксплуатационную надех;—

903886

Формула изобретения ность процессора и дает экономии

440000 рублей в год.

Устройство для обнаружения ошибок в блоках контроля процессора„ содержащее регистр команды "Диаг" ностика"„ первую группу элементов

И, триггеры инверсии, элементы ! сложения по модулю два, триггеры контрольных разрядов, блоки кон:" троля по четности, триггеры ошибок, элемент ИЛИ, триггер обобщенной машинной ошибки, причем вход регистра команды "Диагностика" является информационным входом устройства, выходы. регистра команды "Ди агностика" подключены к первым входам элементов И первой группы, вторые входы которых являются управляющими входами устройства, выходы элементов И первой группы под ключены к первым входам триггеров инверсии, первые входы элементов сложения по модулю два являются входом контрольных разрядов устрой ства, выходы элементов сложения по модулю два подключены к установочным входам триггеров контрольных разрядов, выходы которых подключены к первым входам блока контроля по четности, вторые входы которых являются информационными входами уст ройства, выходы блока контроля по четности соединены с входами установки триггеров ошибок, выходы которых через элемент ИЛИ соединены с входом триггера обобщенной ошибки, выход которого подключен к входам сброса триггеров инверсии и триг8 геров ошибок, а также является выходом устройства, о т л и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения контроля на любом такте работы, в него введены вторая и третья группы элементов И, триггер блокировки инверсии, счетчик тактов, триггер разрешения счета, 10 узел выходного переноса, причем первые входы элементбв И второй группы подключены к выходам триггеров инверсии, вторые входы подключены к нулевому выходу триггера блокировки; выходы элементов И второй группы подключены к вторым входам элементов сложения по модулю два, входы установки триггера блокировки инверсии, счетчика тактов, триггера разрешения счета подключены к выходам элементов И третьей группы, первые входы которых подключены к выходам регистра команды "Диагностика", а вторые входы являются управляющими д входами устройства, кроме того, сбросовый вход триггера блокировки инверсии соединен с выходом триггера обобщенной ошибки, единичный выход триггера разрешения счета соединен со счетным входом счетчика тактов, выходы которого подключены к входам узла выходного переноса, выход которого подключен к входам сброса триггера блокировки инверсии и триггера разрешения счета.

Источники информации, принятые во внимание при экспертизе

I. Техническое описание устройства EC-2050, Ц53.057.

2. Техническое описание уетройства ЕС-2060 Ц53.057. 04 (прототип).

903886

Составитель А.Зинькова

Редактор Т.Кугрышева Техред Е.Харитончик Корректор А.Дзятко

Заказ 123/31 Тираж 731 1одписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, N-35, Раушская наб., д. 4/5

Филиал ШИ1 "Патент", г. Ужгород, ул. Проектная, 4