Способ и схема обработки бинарной информации,содержащейся в сигнале трех уровней

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских, Социалистических

Республик („)926638 (89) 202938 ЧССР (61) Дополнительное к авт. свид-ву (51) !4, Кл (22) Заявлено 180380 (21) 777111б/18-24 (23) Приоритет — (32) 28 ° 03 ° 79

G Об F 3/00

Государственный комитет

СССР но делам изобретений и открытий (31) РЧ 2038-79 (33) ЧССР

Опубликовано 07.05.82. Бюллетень№ 17 (53) УДК б21.398 (088.8) Дата опубликования описания 170582

Иностранцы

Павел Словачек и Карел Барах (ЧССP) (1 (, ". j.-:-,. (,-1 иностранное предпрнятие (,;", l Вызкумны устав математицких строю (ЧССР) (72) Авторы изобретения (71) Заявитель (54) СПОСОБ И СХЕМА ОБРАБОТКИ БИНАРНОЙ

ИНФОРМАЦИИ, СОДЕРЖАЩЕЙС Я В СИГНАЛЕ

ТРЕХ УРОВНЕЙ

Изобретение касается способа и схемы обработки сигнала трех уровней, используемого для передачи бинарной информации в вычислительной технике по зданиям и большим производствен5 ным объектам, особенно для передачи между ЭВМ и периферийными устройствами, находящимися на больших расстояниях от 3ВМ.

Известен способ, в котором используют прямое разграничение временной последовательности комплементарных уровней сигнала трех уровней после обработки в компараторах напряжения 15 разделением на два канала с уровнями ТТЛ и переменным блокированием указанных ветвей моностабильными схемами в зависимости от полярности первой части бита так, что имПульс с точки зрения времени соответствующий второй части бита появится лишь на выходе одного канала по логическому содержанию бита.

Недостатком устройства для реализации известного способа является

Нестойкость к помехам, которые могут проникать даже к входам обоих каналов, или же могут блокировать путь положительного сигнала.

Известен также способ, в котором используют косвенное разграничение временной последовательности комплементарных уровней сигнала трех уровней путем преобразования на простой треугольный сигнал с помощью интегратора, причем моментальная полярность таким образом полученного .сигнала соответствует очереди уровней напряжения сигнала трех уровней, т.е. также логическому содержанию, бита.

Недостатком является то, что устройство для реализации известного. способа требует сигнала трех уровней с нулевым средним значением. .Предлагается способ обработки бинарной информации, содержащейся в сигнале трех уровней, образованном временной последовательностью положительных, отрицательных н нулевых уровней напряжения с определенным постоянным временем продолжения нулевых уровней, отдельные биты которого созданы последовательностью положительного, отрицательного и нулевого уровней в рамках последовательности одного бита, использующего обработку сигнала трех уровней в

926638

10

65 руюцим входом первого элемента задвух компараторах напряжения, решающие уровни которых определены источником порогового напряжения, причем в зависимости от полярности принимаемого уровня напряжения сигнала трех уровней возникает простой импульс на выходе первого или второго компараторов напряжения, сущность которого заключается в том, что с помощью переднего фронта первого полученного таким образом импульса на выходе одного из пары компараторов напряжения запускается первая схема задержки, которая генерирует импульс с уменьшением времени, чем время импульса на выходе компаратора напряжения, соответствующего первому уровню напряжения в рамках последовательности одного бита сигнала трех уровней, а с помощью заднего фронта импульса-от первой схемы задержки реализуется первичная запись логических уровней от выходбв обоих компараторов напряжения в.первую пару однобитных памятей при условии, что состояния выходов компараторов напряжения в момент первичной записи являются взаимно инверсионными, причем в каждом другом случае запись не реализуется и однобитные памяти останутся в исходном положении подготовленными к приему; в случае, если запись произошла, запускается вторая схема задержки генерирующая импульс, задний фронт которого определяется ко времени появления регулярного импульса на выходе второго из пары компараторов напряжения, соответствуюцего уровню напряжения противоположной полярности в рамках последовательности того же бита сигнала трех уровней, и с помощью заднего фронта импульса от второй схемы задержки реализуется вторичная запись логических уровней от выходов обоих компараторов напряжения во вторую пару однобитных памятей при условии, что состояние выхода каждого компаратора напряжения в момент вторичной записи является инверсионным по отношению к предшествующему состоянию, записанному в первой паре однобитных памятей, а в каждом другом случае запись не реализуется и все однобитные памяти проводятся в исходное положение или после окончания импульса от второй схемы задержки, или после окончания импульса на выходе хотя бы одного компаратора напряжения, причем в случае, если

:запись реализована, see однобитные памяти прбводятся в исходное состояние после окончания импульса на выходе второго из пары компараторов, напряжения и этим самым достигается обработка информации путем получения импульса на выходе одной из второй

Зо

60 пары однобитных памятей по логическому содержанию принятого бита.

Изобретение обеспечивает уменьшение вероятности возникновения ошибочной обработки, которая может возникнуть на основе случайной помехи на линии передачи под влиянием использованного моделирующего принципа и логического обеспечения, подавляющего обработку неправильной последовательности полярностей напряжения сигнала трех уровней.

Для реализации способа обработки бинарной информации, содержацейся в сигнале трех уровней, служит соединение с симметрирующим элементом и двумя компараторами соответственно изобретению, сущность чего заключается в том, что выход первого компаратора напряжения соединен с прямым входом первой логической ингибиторной схемы, а первым входом первой логической суммирующей схемы, с ингибиторным входом второй логической ингибиторной схемы и с первым входом схемы для логической функции отрицания суммы, выход второго компаратора напряжения соединен с ингибиторным входом первой логической ингибиторной схемы, со вторым входом первой логической суммирующей схемы, с прямым входом второй логической ингибиторной схемы и со вторым входом для логической функции отрицания суммы, выход первой логической суммирующей схемы соединен с запускающим входом первого замедляюцего элемента, выход первого элемента задержки соединен с временными входами первой и второй однобитной памяти, выход первой индикаторной логической схемы связан с входом данных первой однобитной памяти и первым входом первой логической схемы произведения, выход второй логической ингибиторной схемы связан с входом данных второй однобитной памяти и с первым входом второй логической схемы произведения, выход данных первой однобитной памяти соединен с первым входом второй логической суммирующей cxema и со .вторым входом второй логической схемы произведения, выход данных второй однобитной памяти соединен со вторым входом второй логической {однобитной памяти) суммирующей схемы и со вторым входом первой логической схемы произведения, выход второй логической суммирующей схемы соединен с запускающим входом второго элемента задержки, выход второго элемента задержки соединен с временными входами третьей и четвертой однобитной памяти, далее с третьим входом схемы для логической функции отрицания суммы и с блоки926638 держки, выход первой логической схемы произведения соединен с выходом данных третьей однобитной памяти и выход второй логической схемы произведения соединен с входом данных четвертой однобитной памяти,выход схемы для логической функции отрицания суммы связаны с нулирующими входами всех однобитных памятей, выходы третьей и четвертой однобитных памятей являются выходами простых импульсов для обработки бинарной информации, содержащейся в сигнале трех уровней на входе симметрирующего элемента.

Иа чертеже дана блок-схема, реализующая предлагаемый способ.

Сигнал трех уровней поступает на

t вход 20 симметрирующего элемента 1, первый вход которого 21 соединен 20 с первым входом .24 первого компара тора 3 напряжения и второй выход

22 соединен с первым входом 28 второго компаратора 3 напряжения и второй вход 27 второго компаратора 4 напряжения соединен с выходом 23 источника 2 порогового напряжения. Выход 26 первого компаратора 3 напряжения соединен с прямым входом. 30 первой логической ингибиторной схемы

5, с первым входом 33 первой логической суммирующей. схемы 6, с ингибиторным входом Зб,второй логической ингибиторной схемы 7 и с первым вхо дом 71 схемы 17, которая реализует логическую функцию отрицания суммы. З5

Выход 29 второго компаратора 4 напряжения связан с ингибиторным входом 31 первой логической ингибиторной схемы 5, со вторым входом 34 первой логической суммирующей схемы б,, с прямым входом 37 второй инги. биторной схемы 7 и со вторым входом

70 схемы 1 7, которая реализует логическую функцию отрицания суммы, выход 35 первой логической cymmpy!o- 45 щей схемы б соединен с запускающим входом 39. первого замедляющим элементом 8, выход 41 первой схемы 8 задержки соединен с задним фронтом через реагирующие часовые входы 43 и 46 первой и второй однобитной памяти 9 и 10, выход 32 первой ингибиторной схемы 5 связан со входом данных 42 первой однобитной памяти

9 и с первым входом 50 первой логи-. ческой 11 схемы произведения, выход

38 второй логической ингибиторной схемы 7 связан со входом данных 47 второй однобитной памяти 10 и с первым входом 57 второй логической схемы 13 произведения. Выход данных 6О

45 первой однобитной памяти 9 связан с первым входом 53 второй логической суммирующей схемы 12 и со вторым входом 56 второй логической схемы 13 произведения. Выход данных 65

49 второй однобитной памяти 10 соединен со вторым входом 54 второй логической суммирующей схемы 12 и со вторым входом 51 первой логической схемы 11 произведения, выход 55 второй логической суммирующей схемы

12 связан с запускающим входом 59 второго элемента 14 задержки ° Выход

60 второго элемента 14 задержки соединен с задним фронтом через реагирующие часовые входы 62 и 65 третьей и четвертой однобитной памяти 15 и

16, далее с третьим входом 69 схемы 17, которая реализует отрицание суммы и с блокирующим входом 40 первого элемента 8 задержки, выход 52 первой логической схемы 1 1 произведения связан со входом данных 61 третьей однобитной памяти. 15 и выход

58 второй логической схемы 13 произведения связан со входом данных 66 четвертой однобитной памяти 16. Выход 72 схемы 17, которая реализует отрицанием суммы соединен с нулирующими входами 44, 48, 63, 67 всех однобитных памятей 9, 10, 15, 16.

Выходы 64 и 68 третьей и четвертой однобитной памяти 15 и 16 являются выходами, с которых принимается обработанная бинарная информация.

В примере подключения симметрирующий элемент 1 разделяет входной сигнал трех уровней на два комплементарные сигнала, моментальный уровень напряжения которых сравнивается в компараторах 3 и 4 с напряжением, поступающим от источника

2 порогового напряжения. На выходах

26 и 29 компараторов 3 .и 4 в случае, если соответствующий входной сигнал превышает значение порогового напряжения, то появляется бинарный сигнал в виде простого импульса.

Первым таким образом, полученным бинарным сигналом через первую суммирующую схему б в первом замедляющем элементе 8 генерируется моделирующий сигнал, который влияет на временные входы 43 и 46 первой и второй однобитной памяти 9 и 10 во время, соответствующее первому ненулевому уровню сигнала трех уровней. Входы данных 42 и 47 первой и второй однобитной памяти 9 и 10 от выходов 26 и 29 первого и второго компаратора 3 и 4 напряжения отделены первым и вторым ингибиторным элементом 5 и 7, которые обеспечивают запись состояния выходов 26 и 29 в первую и вторую однобитную память 9 и 10 лишь при условии, что в момент моделирования логические уровни, находящиеся на выходах

26 и 29 компараторов 3 и 4 взаимно инверсионны. В каждом ином случае состояние первой пары однобитных памятей 9 и 10 остается без изменения, и схема приведется в исходное положение. Записью активного уровня в любую из первой пары памятей 9 и 10 через вторую суммирующую схему

12 во втором замедляющем элементе

14 генерируется моделирующий сигнал, который влияет на временные входы

62 и 65 третьей и четвертой однобитной памяти 15 и 16 во времени, соответствующем второму ненулевому уровню сигнала трех уровней. Параллельно в течение времени между первым и вторым моделированием через блокирующий вход 40 блокируется первый замедляющий элемент 8 с выхода б0 второго замедляющего элемента

14.,На вход данных 61 третьей однобитной памяти 15 оказывает влияние логический сигнал, образованный логическим умножением сигналов от выхода 32 первой ингибиторной схемы 5 и от выхода 49 второй однобитной памяти 10 и поэтому состояние третьей однобитной памяти 15 меняется на активный уровень только при условии, что в момент второго моделирования на выходе 26 первого компаратора 3 имеется активный уровень и одновременно на выходе 29 второго компаратора 4 неактивный уровень и одновременно на выходе 49 второй однобитной памяти 10 имеется активный уровень.

На вход данных 66 четвертой однобитной памяти 16 влияет логический сигнал, образованный логическим умножением сигналов от выхода 33 второй логической ингибиторной схемы 7 и от выхода 45 первой однобитной намяти 9, таким образом состояние четвертой однобитной памяти 16 меняется на активный уровень только при условии, что, в момент второго моделирования на выходе 29 второго компаратора 4 напряжения имеется активный уровень и одновременно на выходе 26 первого компаратора 3 напряжения неактивный уровень и одновре- менно на выходе 45 первой однобитной памяти 9 имеется активный уровень.

В каждом ином случае состояние второй пары однобитных памятей 15 и 16 остается без изменения и схема приведется в исходное состояние. В случае регулярной формы входного сигнала трех уровней активный уровень остается на выходах 64 и 68 второй пары однобитной памяти 15 и

16 с момента второго моделирования до исчезновения ненулевых уровней напряжения сигнала трех уровней,когда все однобитные памяти 9, 10, 15, 16 сброшены сигналом от выхода 72 логической схемы 17 отрицания суммы б

Формула изобретения

Способ обработки сигналов трех уровней можно использовать при переда å данных по симметрическим и

9266 38 8 несимметрическим линиям и в телеметрических передачах. Из-за повышенной помехозащищенности предлагаемый способ является выгодным также для управления обрабатывающими машинами.

1. Способ обработки бинарной ин-!

О формации, содержащейся в сигнале трех уровней, который состоит иэ временной последовательности положительных, отрицательных и нулевых уровней напряжения с определенным

f5 постоянным временем продолжения ненулевых уровней, в которой отдель- . ные биты образованы последовательностью положительного, отрицательного и нулевого уровней в рамках последовательности одного бита, использующего обработку сигнала трех уровней в двух компараторах напряжения, решающие уровни которых определены источником порогового напряжения, причем в зависимости от полярности принимаемого уровня сигнала трех уровней возникает простой импульс на выходе первого или второго компараторов напряжения, о т л и ч а ю щ и йс я тем, что, с помощью переднего фронта первого полученного таким образом импульса на выходе одного иэ пары компараторов напряжения запус-. кается первая схема задержки, которая генерирует импульс с меньшим времеЗ> нем, чем время импульса на выходе компаратора напряжения, соответствующего первому уровню напряжения в рамках последовательности одного бита сигнала трех уровней, а с по40 мощью заднего фронта импульса от первой схемы задержки реализуется первичная запись логических уровней от выходов обоих компараторов напряжения в первую пару однобитных памятей при условии, что состояния выходов компараторов напряжения в момент первичной записи являются взаимно инверсионными, причем в каждом другом случае запись не реали50 зуется и однобитные памяти останутся в исходном положении подготовленными, к приему; в случае, если запись произошла, запускается вторая схема задержки, которая генерирует импульс, задний фРонт котоРого определяется ко времени появления регулярного импуЛьса на выходе второго из пары компараторов напряжения, соответствующего уровню напряжения противоположной полярности в рамках последо60 вательности того же бита сигнала трех уровней, и с помощью заднего фронта импульса от второй схемы задержки реализуется вторичная запись логических уровней от выходов обоих компараторов напряжения во вторую

926638

45 пару однобитных памятей при условии, что состояние выхода каждого компаратора напряжения в момент вторичной записи -является инверсионным по отношению к предшествующему состоянию, записанному в первой паре однобитных памятей, а в каждом другом случае запись не реализуется и все однобитные памяти привоцятся в исходное положение или после окончания импульса от второй схемы задержки, или, 10 после окончания импульса на выходе хотя бы одного компаратора напряжения, причем в случае, если запись была реализована, все однобитные памяти приводятся в исходное положе- 15 ние после окончания импульса на выходе второго из пары комн напряжения и этим самым достигается обработка информации путем получения простого импульса на выходе одной из второй пары однобитных памятей по логическому содержанию принятого бита.

2. Схема для осуществления способа по п. 1 с симметрирующим элементом и двумя компараторами, о т л ич а ю щ а я с я тем, что выход 26 первого компаратора напряжения 3 сое единен с пряМЫа входом 30 первой логической ингибиторной схемы 5, с первым входом 33 первой логической суммирующей схемы б, с ингибиторным входом 36. второй логической ингибиторной схемы 7 и с первым входом 71 схемы 17 для логической функции отрицания суммы, выход 29 второго

35 компаратора напряжения 4 соединен с ингибиторным входом 31 первой логической ингибиторной схемы 5, со вто-. рым входом 34 первой логической суммирующей схемы 6, с прямым входом 40

37 второй логической ингибиторной схемы 7 и со вторым входом 70 схемы

17 для логической функции отрицания суммы, выход 35 первой логической суммирующей схемы 6 соединен с запускающим входом 39 первого элемента задержки 8, выход 41 первого элемента задержки 8, соединен с часовыми входами 43-и 46 первой и второй однобитной памяти 9 и 10 выход

32 первой ингибиторной логической схемы 5 связан с входом данных 42 первой однобитной памяти 9 и с первым входом 50 первой логической схемы произведения 11, выход 38 второй логической ингибиторной схемы 7 соединен с входом данных 47 второй однобитной памяти 10 и с первым входом 57 второй логической .схемы произведения 13, выход данных 45 первой однобитной памяти 9 соединен с первьм входом 53 второй логической суммирующей схемы 12 и со вторым входом 56 второй логической схемы произведения 13, выход данных 49 второй однобитной памяти 10 соединен со вторым входом 54 второй логиче"кой суммирующей схемы 12 и со вторым входом

51 первой логической схемы произведения 41, выход 55 второй логической суммирующей схемы 12 соединен с запускающим входом 59 второго элемента задержки 14, выход 60 второго элемента задержки 14 связан с часовыми входами 62 и 65 третьей и четвертой однобитной памяти 15 и 16 далее с третьим входом 69 схемы 17 для логической функции отрицания суммы и с блокирующим входом 40 первого элемента задержки 8, выход 52 первой логической схемы произведения 11 соединен с выходом данных 61 третьей однобитной памяти 15 и выход 58 второй логической схемы произведения 13 соединен с входом данных 66 четвертой (функции отрицания суммы ) однобитной памяти 16, выход 72 схемы 17 для логической функции отрицания .суммы связан с нулирующим входами всех однобитных памятей, выходы 64 и 68 третьей и четвертой однобитных памятей 15 и 16 являются выходами простых импульсов для обработки бинар-. ной информации, которая содержится в сигнале трех уровней на входе 20 симметрирую6 его элемента 1.

Признано изобретением по результатам экспертизы, осуществленной Ведомством по изобретательству Чехословацкой Социалистической Республики.

92ee3a

Составитель T. Барская

Редактор Н, Кон алева Техред Ж. Кастелевич Корректор М. Немчик

-г

Заказ 2982/41 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1.l3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г ° Ужгород, ул. Проектная, 4