Устройство для фазовой синхронизации в системах передачи данных

 

ОП ИСАНИЕ

ИЗЬБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву N 495779 (22) Заявлено 14. 08. 80 (21) 2976258/18-09

Союз Советсиик

Социалистические

Республик ()926783 (5! )М. Кл. с присоединением заявки М

Н 04 L 7/02

fbcf48pcIwINblll квммтет

СССР вв делам яэоеретений и еткрытий (23)Приоритет

Опубликовано 07. 05. 82.,6изллетень М 17 (53) УДК621 394. .662(088 .8) Дата опубликования описания 07.05.82 (72) Авторы изобретения

А.И. сочнее и Л.Т. Игнатович„ " (1

1 (71) Заявитель (54) устРОЙстВО для фАзовои синхРОниздции

В СИСТЕИАХ ПЕРЕДАЧИ ДАНН6!Х

Изобретение относится к электро". связи и может быть использовано в системах передачи цифровых данных.

По основному авт: св. И 495779 известно устройство для фазовой синх5 ронизации в системах передачи данных, содержащее последовательно соединенные двухполупериодный выпрямитель, компаратор, триггер„ первый переключатель, интегратор со знакопеременным весом интегрирования, дифференциатор, элемент И, триггер направления фазы, второй переключатель,первый интегратор, накопитель и фаэосдвигающий узел, выход которого подключен к второму входу триггера, а к вто.рому входу фазосдвигающего узла подключен выход генератора тактовой частоты, а также источник опорного напряжения и узел установки начальной фазы синхронизации, выход которого подключен к второму .входу накопителя, при этом выходы источника опорного напряжения подключены к вторым входам первого и второго переключателей, а выход генератора низкой частоты подключен к второму вхо" ду элемента И и входу блока задержки, выход которого подключен к второму входу дифференциатора, второй вход которого объединен со вторым входом коммутатора (11.

Однако известное устройство обладает низкой точностью установки фаэы синхронизации при перерывах в каналах связи.

Цель изобретения - повышение точности установки фазы синхронизации .при перерывах в каналах связи.

Для достижения указанной цели в устройство для фазовой синхронизации в системах передачи данных введены последовательно соединенные фиксатор нулевого уровня, второй интегратор и датчик значащего сигнала, выход которого подключен к третьему входу триггера и второму входу триггера

926783

3 направления фазы, при этом выход двухполупериодного .выпрямителя подключен к входу фиксатора нулевого уровня .

На чертеже представлена структурS ная электрическая схема устройства.

Устройство для фазовой синхронизации в системах передачи данных содержит двухполупериодный выпрямитель 1, компаратор 2, триггер 3, первый пе- 1О реключатель 4, интегратор 5 со знакопеременным весом интегрирования, дифференциатор 6, элемент И 7, триггер

8 направления фазы, второй.переключатель 9, первый интегратор 10, накопитель 11, фазосдвигающий узел 12, генератор 13 тактовой частоты, узел

14 начальной установки фазы синхронизации, источник 15 опорного напряжения, генератор 16 низкой частоты, блок 17 задержки, фиксатор 18 нулевого уровня, второй: интегратор 19, датчик 20 значащего сигнала.

Устройство работает следующим образом. 2S

Сигнал данных Ug поступающий на вход двухполупериодного выпрямителя

1, выпрямляется им и поступает на компаратор 2, где сравнивается с пороговым уровнем, выдаваемым интегратором 5 со знакопеременным весом интегрирования. Компаратор 2 выдает значащий выходной сигнал, если сигнал данных превышает пороговый уровень.

Сигнал на выходе компаратора 2 управзз ляет триггером 3, который .синхронизирован частотой генератора 13 тактовой частоты. Триггер 2 приводиФ в действие первый переключатель 4, который подключает от источника 15 опорного напряжения напряжение положительной полярности, если триггер 3 находится в состоянии "1", и отрицательной полярности, если он находится в состоянии "0", на вход интегратора 5 со

4$ знакопеременным весом интегрирования, Интегратор 5 со знакопеременным весом интегрирования устроен таким образом,, что напряжение положительной полярности интегрируется с весом в

n"" l раз большим, чем напряжение отри„50 цательной полярности, где и количество уровней сигнала данных. Это обусловлено тем, что сигнал данных прини-. мает значение верхнего уровня в в-1 раз меньше, чем в сумме значения всех остальных, уровней. Вследствие этого напряжение отрицательной полярности по времени будет в и-1 раз больше

4 воздеиствовать на интегратор 5 со энакопеременным весом интегрирования, чем напряжение положительной полярности.

Переменный пороговый уровень,выдаваемый интегратором 5 со знакопеременным весом интегрирования, поступает на компаратор 2 и дифференциатор 6. Увеличение порогового уровня указывает на уменьшение искажения сигнала данных, в противном случае не увеличение. Дифференциатор 6 выдает сигнал "0" при увеличении порогового уровня от выборки к выборке и сигнал "1" - при уменьшении усредняя одновременно эти значения.

Выходной сигнал дифференциатора

6 через элемент И 7 управляет триггером 8 направления фазы. Второй вход элемента И 7 подключен к выходу генератора 16 низкой частоты, частота которого может иметь период порядка нескольких секунд, тогда как период выборки сигнала данных измеряется в миллисекундах. Выходной сигнал генератора 16 низкой частоты через блок

17 задержки устанавливает в исходное состояние дифференциатор 6.

Триггер 8 направления фазы управляет вторым переключателем 9. Если триггер 8 направления фазы находится в состоянии "1", то второй переключатель 9 подает на вход первого интегратора l0 положительное напряжение от источника l5 опорного напряжения и в состоянии "0" - отрицательное напряжение. Первый интегратор 10 управляет через накопитель 11 фаэосдвигающим узлом 12 таким образом, что вызывает увеличивающийся сдвиг фазы выходного сигнала генератора 13 тактовой частоты в направлении уменьшения искажения сигнала данных.

Узел 14 начальной установки фазы синхронизации используется для запуска системы через накопитель ll u обеспечивает начальную установку фазы синхронизации, которая определяется на основе предварительного значения системы или на основе специальных сигналов пуска.

При перерыве в канале связи с выхода двухполупериод: ого выпрямителя1 на входы компаратора 2 и фиксатора 18 нулевого уровня поступает сигнал с нулевым уровнем. Фиксатор

18 нулевого уровня по этому сигналу выдает положительное напряжение на

783

5 926 второй интегратор 19. Если в течение заданного времени на второй интегратор 19 поступает положительное напряжение, то с выхода второго интегратора 19 выдается сигнал, который % включает датчик 20 значащего сигнала ° При поступлении на фиксатор 18 нулевого уровня сигнала данных прекращается выдача положительного напряжения на второй интегратор 19, кото- 1в рый сбрасывается в исходное состояwe, и выключается датчик 20 значащего сигнала.

Включенный датчик 20 значащего сигнала генерирует периодическую по - 1% следовательность значащего сигнала, которая поступает на третий вход триггера 3 и второй вход триггера 8 направления фазы, осуществляя его реверс с приходом каждого импульса. 2в

Длительность значащего сигнала должна быть равна или больше периода следования сигналов тактовой частоты генератора 13 тактовой частоты.

Это обеспечивает установку в состоя- з ние "l" триггера 3 за время длительности значащего сигнала. Длительность промежутков в последовательности,генерируемой датчиком 20 значащего сиг" нала, должна быть e n-1 раз больше 30 длительности значащего сигнала, что обеспечивает нахождение триггера 3 в состояние "0" в и-1 раз дольше,чем в состоянии "1".

Генерируемая датчиком 20 значаще-

ro сигнала эа время перерыва в канале связи последовательность периодически устанавливает триггер 3 в состояние "1" и реверсирует триггер 8 направления фазы, .которые управляют пе- е реключателями 4 и 9 соответственно.

Переключатели 4 и 9 в соответствии с состоянием триггеров 3 и 8 подключают к интеграторам 5 и 10 то положительное, то отрицательное напряжение.

С выхода интегратора 5 со знако" переменным весом интегрирования в незначительных пределах будет отклоняться в положительную или отрицательную сторону от значения порогово- го уровня, предшествовавшего перерыву в канале связи.

С выхода первого интегратора 10 также выдается аналогичный уровень напряжения. Этот уровень управляет через накопитель 11 фазосдвигающим узлом 12, что вызывает незначительное колебание фазы относительно значения фазы синхронизации, предшествовавшей перерыву в канале связи °

Таким образом, после окончания перерыва в канале связи пороговый уровень на входе компаратора 2 и фаза синхронизации практически совпадают с пороговым уровнем и фазой синхронизацией до перерыва. Так как поступаю-, щий после перерыва на вход устройства сигнал данных имеет такие же уровни и фазу, как и до перерыва, поскольку генерируется одним и тем же источником, то сбои фазы синхронизации в устройстве из-эа перерывов будут исключены, что обеспечивает высокую точность установки фазы синхронизации устройства. формула изобретения

Устройство для фазовой синхронизации в системах передачи данных по авт. св. N 495779, о т л и ч а ющ е е с я тем, что, с целью повышения точности установки фазы синхрони. зации при перерывах в каналах связи, введены последовательно соединенные фиксатор нулевого уровня, второй интегратор м датчик значащего сигнала, выход которого подключен к третьему входу триггера и второму входу триггера направления фазы, при этом выход двухполупериодного выпрямителя подключен к входу фиксатора нулевого уровня .

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

11 495779, кл. Н 04 L 7/02, 1974 (прототип), 926783

Составитель Г. Лерантович

Редактор Е. Кинив Техред H. Tenep Корректор Г. Решетник

Заказ 3000/48 Тираж 685 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений .и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", r. Ужгород, ул. Проектная, 4