Аналоговое запоминающее устройство

 

(72) Авторы изобретения

A. Ф. Верлань и Н. А. Максимович Щ, ..., /

/ -,. - :"г:,;.;.

" . с.,," ;; -,. «1

Институт электродинамики АН Украинской ССР (7l) Заявитель (543 АНАЛОГОВОЕ ЗАПОНИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, в частности к аналоговым запоминающим устройствам, и может быть использовано для запоминания непрерывных аналоговых сигнаS лов.

Известно аналоговое .запоминающее устройство для запоминания дискретных значений аналоговых непрерыв ю ных сигналов, характеризующееся тем, что в качестве аналоговых запоминающих элементов в нем использованы конденсаторы, которые в режиме записи поочередно через ключи под15 ключаются к источнику входного сигнала на время, соответствующее шагу квантования. В режиме хранения .информации все конденсаторы отключены.

8 режиме воспроизведения конденсаторы, в том же масштабе времени поочередно подключаются к выходному пов" торителю. А в режиме стирания все конденсаторы закорочены 3lj.

Недостатком устройства является низкая точность воспроизведения записываемой информации.

В известное устройство, с целью уменьшения погрешностей, возникающих в процессе воспроизведения при коммутации элементов памяти,в цепь, обратной связи усилителей-повторителей воспроизведения введены корректирующие цепи 23.

Несмотря на указанные меры по по" вышению точности воспроизведения записываемой информации, недостатки известных устройств полностью не устраняются. Эти устройства воспроизводят записываемый непрерывный сигнал в форме ступенчатой аппроксимации, для дальнейшего использова, ния которого приходится приводить его к исходному виду, т.е. сглаживать (интегрировать). Интегрирова.ние ступенчатой функции на протяжении воего периода воспроизведе"

45

3 93038 ния,способствует накоплению пргрешностей.

Наиболее близким по технической сущности является устройство, которое содержит группу запоминающих конденсаторов, выходной усилитель.постоянного тока и корректирующую цепь, включающую резисторы, конденсаторы, ключ, дополнительный усилитель. Источник входного сигнала через ключ ip подключен к входу выходного усилителя, в цепь обратной связи которого йодключены через ключи группа запоминающих конденсаторов, а также корректирующая цепь, причем выход выходного 15 усилителя подключен к входу дополнительного усилителя через элемент связи, например резистор, а вход выходного усилителя подключен к выходу дополнительного усилителя через элемент связи, например конденсатор, в цепь обратной связи дополнительного усилителя подключены параллельно соединенные конденсатор, резистор и ключ (33.

Запись информации в устройстве производится путем поочередного подключения запоминающих конденсаторов к источнику входного сигнала. При этом также заряжаются паразитные емкости. В период хранения инфермации ключ в цепи обратной связи дополнительного усилителя замыкается, что обеспечивает разряд параэитных емкостей и восстановление машинных нулей усилителей. В режиме воспроизведения этот ключ опять размыкается и в цепь обратной связи выходного усилителя подключается корректирующая цепь, которая препятствует разно ряду запоминающих конденсаторов, которые поочередно подключаются к выходному усилителю. Это приводит к уменьшению инструментальной погрешности, возникающей в процессе воспроизведения записанной информации.

Недостатком известного устройства, несмотря на то, что точность воспроизведения записанной информации нес". колько увеличивается, является сохранение существенных погрешностей в форме выходного сигнала, т.е. все еще низкая точность, так как воспроизводится не сам входной сигнал, а лишь его ступенчатая аппроксимация.

Другой недостаток устройства - уз- .55 кая область его применения, При проведении различных вычислений, например при вычислении рекурентных

7 4 функций, возникает необходимость, производить одновременно запись новой информации и воспроизведение ранее записанной в одном блоке памяти, что упрощает организацию вычислительного процесса, способствует повышению точности аналоговых вычислений.

Это устройство не позволяет одновременно проводить запись, воспро- . изведение и стирание информации, т.е. обладает низкой оперативностью.

Цель изобретения - повышение точности устройства и расширение области его применения за счет одновременного осуществления записи, воспроизведения и стирания информации.

Поставленная цель достигается тем, что в аналоговое запоминающее устройство, содержащее первый блок памяти, первый вход которого соединен с входом устройства, второй, третий и четвертый входы первого блока памяти соединены соответственно с первым, вторым -и третьим выходами блока управления, шину записи и шину выбора шага квантования, сое-. диненные с входами блока управления, введены второй блок памяти, дифференциальный усилитель, первый и второй ключи, первый и второй интеграторы, повторитель напряжения и сумматор, выход которого соединен с выходом устройства, входы сумматора соединены соответственно с выходами интеграто ров и выходом повторителя напряжения, вход которого подключен к одному из входов дифференциального усилителя, входы интеграторов соединены с выходами ключей, первые входы которых соединены с выходом дифференциального усилителя, входы которого соединены с выходами блоков памяти, вторые входы ключей соединены с четвертым выходом блока управления, первый вход второго блока памяти соединен с входом устройства, пятый, шестой и седьмой выходы блока управления соединены соответственно с вторым, третьим и четвертым входами второго блока памяти.

Блок управления содержит счетчик, распределитель, первую, вторую и третью группы триггеров, инвертор, первый, второй, третий, чет вертый и пятый триггеры и генератор тактовых сигналов, одни входы которого соединены с входами блока управления, выход генератора тактовых сигналов подключен к первому входу

930387 6 счетчика, к первому входу распределителя и к входам первого и второго триггеров, второй вход распределителя соединен с одним из входов блока управления и с входом третьего триггера, выход которого подключен к входу четвертого триггера, к входу инвертора и к первым входам триггеров первой группы, выход инвертора соединен с входом пятого триггера и с первыми входами триггеров второй группы, второй вход счетчика соединен с вторым входом распределителя, выход счетчика соединен с другим входом генератора тактовых сигналов и с первыми входами триггеров третьей группы, второй и третий входы каждого i-ro триггера первой второй и третьей групп соединены соответственно с I-ым и (i+1)-ым выходами распределителя, выходы второго, четвертого и пятого триггеров соединены соответственно с первым, вторым и третьим выходами блока управления, выход первого триггера подключен к четвертому выходу блока управления, выходы триггеров первой, второй и третьей групп соединены с пятым, шестым и седьмым выходами блока управления.

На фиг. 1 изображена функциональная схема предложенного устройства; на фиг. 2 - функциональная схема блока управления, на фиг. 3 - один из вариантов схемного выполнения блока памяти.

Устройство содержит блок управления 1, блоки памяти 2 и 3, ключи

4 и 5, интеграторы 6 и 7, сумматор 8, повторитель напряженйя 9, дифференциальный усилитель 10, шину 11 запуска и шину 12 выбора шага квантования.

Блок управления (фиг.2) содержит генератор тактовых сигналов 13, счетчик 14, триггеры 15-19, инвертор 25, распределитель 21, триггеры 22-24 первой, второй и третьей групп.

Блок памяти (фиг.3) содержит ключи 25-32, операционные усилители 33 и 34., резисторы 35 и 36, ячейки па" мяти 37, каж 1ая из которых состоит из конденсатора 38 и ключей 39-41.

В режиме воспроизведения в блоке памяти замкнуты ключи 27-30. Воспроизведение записанной инфррмации производится аналогично процессу записи, только на каждом шаге воспроизведения на дифференциальный усилитель 10 подаются через усилители 33, 5

10 и 34 напряжения с i-ой и (i+1)-ой ячеек 37 памяти. Напряжения с- этих ячеек памяти поступают на вход входного дифференциального усилителя 10, на выходе которого формируется сигнал, равный их разности. Этот сигнал поочередно через такт генератора 13 посредством ключей 4 и 5 поступает на первый и второй интеграторы 6 q 7. Каждый интегратор интегрирует сигнал в течение только од" ного шага квантования, причем, если первый интегратор 6 интегрирует сигнал, то второй интегратор 7 в течение этого шага восстанавливает свой машинный нуль, и наоборот. Это позволяет в К раз сократить время накопления погрешностей. С интеграторов

6 и 7 сигнал разности поступает на сумматор 8, где он суммируется с фиксированным значением напряжения на подключенном в течение i-ro шага

1-ой ячейки 37 памяти. На выходе этого сумматора 8, который является выходом всего устройства, формируется непрерывный аналоговый сигнал, который является точной копией записанного.

Цикл стирания информации совмешен с циклами записи и воспроизведения, а именно с началом 1-го шага воспроизведения конденсатор 38 шунтируется ключом стирания 39, который размыкается только в начале (i-1) го шага цикла записи. Таким обра35 зом, время стирания информации с каждого конденсатора 38 ячейки памяти 37 в и раэ больше времени записи. Такая асимметрия времен записи и

40. стирания информации способствует повышению точности работы устройства, так как для многих типов конденсаторов процесс деполяризации диэлектри-. ка более инерционен, что может спо" собствовать накоплению погрешностей пои частой перезаписи информации.

Блок управления работает следующим образом.

С приходом импульса запуска запус50 каются генератор 13 и счетчик 14 > распределитель 21 а также,измеия. ется выходной логический потенциал триггера 17, что вызывает изменение состояния триггеров Имидта 18 и 19, которые предназначены для перекпюче55 ния режимов записи и воспроизведения соответственно в первом и втором блоках памяти 2 и 3, т.е. управляют ключами 25-30. В любой момент време87

8 торов 38. При этом счетчик 14 настраивают на выделении (а+1)-го тактового импульса, где m — номер последнего шага цикла записи-воспроиз" ведения, кроме того этот (а+1)-ый тактовый импульс поступает на закрывающие входы всех триггеров 24 (эти входы снабжены разделительными диодами1 что приводит к стандартному завершению цикла записи-воспроизведения.

Предложенное устройство позволит записывать и воспроизводить обрабатываемые сигналы в виде непрерывного сигнала.

Точность воспроизведения записываемой информации будет удовлетворять более жестким требованиям, так как в процессе воспроизведения при интегрировании время накопления погрешностей существенно сокращается.

Предложенное устройство значительно расширяет область его применения, а именно: одновременно производит запись, воспроизведение и стирание информации, причем время стирания информации с каждого конденсатора значительно превышает время записи, что также способствует повышению точности

Формула изобретения

1. Аналоговое запоминающее устройство, содержащее первый блок памяти, первый вход которого соединен с входом устройства, .второй, третий и четвертый входы первого блока:памяти подключены соответственно к первому, второму и третьему выходам блока управления, шину записи и шину выбора шага квантования, соединенные с входами блока управления, о т л и ч а ю щ е е с я тем, что, с целью повышения точности устройства и расширения области его приществления записи, воспроизведения и стирания информации, в него введены второй блок памяти, дифференциальный усилитель, первый и второй ключи, первый и второй интеграторы, повторитель напряжения и сумматор, выход которого соединен с выходом устройства, входы сумматора соединены соответственно с выходами интеграторов и с выходом повторителя напряжения, вход которого подключен к

9303 ни триггеры 18 и 19 находятся в npo" . тивоположных состояниях, так как вход триггера 18 подключен к выходу триггера 17 непосредственно, а вход триг" гера 19 - через инвертор 20. С выхода генератора 13 тактовые импульсы поступают на вход счетчика 14, которий выделяет (k+1)-ый тактовый импульс, служащий сигналом окончания очередного цикла записи-воспро- 1в изведения. Этот импульс поступает на вход остановки генератора 13 и останавливает последний (при полном использовании объема памяти в=М) Тактовые импульсы поступают 1 на вход триггера 1$, который управляет ключами 4 и 5 интеграторов 6. и

7, а также на вход триггера 16. Этот триггер 16 служит для обнуления операционных усйлителей 33 и 34 в режиме хранения информации (при отсутствии тактовых импульсов).

1.

Тактовые импульсы также поступают на вход распределителя 21, в котором каждый i-ый входной импульс вы- 25 деляется íà i-ый выход распределителя, далее i-vh импульс открывает

i-ый триггер 24 и закрывает (i 1)-ый триггер 24 коммутации конденсаторов 38 обоих блоков памяти 2 и 3, зо а также открывает (i-1)-ый и Ьакрывает (i+1)-ый триггеры 22 и 23 стирания, причем первые триггеры 22 и 23 закрываются импульсом запуска.

На входы триггеров 22 стирания первой линейки сигнал управления поступает с выхода триггера 17 непосредственно, а на входы триггеров 23 стирания второй линейки - через инвертор 20. Триггеры 24 управляют клю- 4О чами 40 и 41 обоих блоков памяти 2 и 3, триггеры 22 и 23 управляют ключами 39 стирания соответственно ïåðвого и второго блоков памяти 2 и 3.

При .работе с записываемыми сигналами "определенной длительности в блоке памяти определяют длину шага квантования по их длительности и числу KOH: менения за счет одновременного осуденсаторов 38. При этом потенциал, соответствующий определенной длине шага квантования подают на шину 1.1, т.е. задают частоту следования импул сов генератора.13. Минимальная длительность шага квантования опреде . ляется постоянной времени цепи за;:писи. В связи с этим при записи быстроизменяющихся процессов может воз. никнуть необходимость использовать . лишь часть запоминающих конденса930387 10 и к первым входам триггеров первой группы, выход инвертора соединен с входом пятого триггера и с первыми входами триггеров второй группы, второй вход счетчика соединен с BTopbIM входом распределителя, выход счетчика - с другим входом генератора тактовых сигналов и с первыми входами триггеров третьей группы, второй и третий входы каждого 1-ro триггера первой,. второй и третьей групп соединены соответственно с 1-ым и (1+1)-ым выходами распределителя, выходы второго, четвертого и пятого триггеров, соединены соответственно с первым, вторым и третьим выходами блока управления, выход первого триггера подключен к четвертому выходу блока управления, выходы триггеров первой, второй и третьей групп сое. динены с пятым, шестым и седьмым выходами блока управления.

l одному из входов дифференциального усилителя, входы интеграторов соединены с выходами ключей, первые вхо. ды которых соединены с выходом дифференциального. усилителя, входы которого соединены с выходами блоков памяти, вторые входы ключей соединены с четвертым выходом блока управления, первый вход второго блока памяти соединен с входом устройства, пятый, шестой и седьмой выходы блока управлений - соответственно с вторым, третьим и четвертым входами второго блока памяти.

2. Устройство по п.l, о т л им а ю щ е е с я тем, что в нем блок управления содержит счетчик, распределитель,. первую, вторую и третью группу триггеров, инвертор, первый второй, третий, четвертый и пятый триггеры и генератор тактовых сигналов, одни входы которого соединены с входами блока управления, выход генератора тактовых сигналов подключен к первому входу счетчика, к первому входу распределителя и к входам первого и второго триггеров, второй вход распределителя соединен с одним из входов блока управления и с входом третьего триггера, выход которого подключен к входу четвертого триггера, к входу инвертора, Источники информации, 25 принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 325634, кл. G ll С 27/00, 1972.

2. Авторское свидетельство СССР

Р 434483. кл. G ll С 27/00, 1974. 3. Авторское свидетельство СССР .362352, кл. G 11 С 27/00, 1973 (прототип).