Процессор ввода-вывода

 

ОП ИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнк

Соцналнстнческнк

Респубпнн ()934465 "

{6I ) Дополнительное к авт. свнд-ву (22)Заявлено 24.11.80 {21) 3240840/18 24 с присоединением заявки,% (23) Приоритет

Опубликовано 07.06.82. Бюллетень № 21

Дата опубликования описания 07.06.82 (51)М. Кл.

Q 06F 3/04

Ьоударстаанвй комитет

СССР до делам лэобретеккк и открытий (53) УЛК681..3(088.8) l54) HP0UECC0P BB0llA-BblBOQA

Изобретение относится к вычислитель, ной технике, а именно к процессорам ввода-вывода, и может быть использовано для построения многопроцессорных вычислительных комплексов с разветвленной сетью внешних устройств, Известен процессор ввода-вывода, содержащий блок управления, арифметический блок, блок регистров, блоки обмена, регистры и коммутаторы (1 .

Однако данное устройство характеризуется недостаточными гибкостью и эффективнос тью.

Наиболее близок к предлагаемому по технической сущности процессор, содержа3S щий блок управления, арифметический блок, блоки обмена, блок регистров, стек регистров, регистры, дешифраторы, триго. гер, логический коммутатор, приоритет ные блоки и буферный регистр, 20

Однако известный процессор имеет недостаточную пропускную способность при передаче составных массивов информации между внешними накопителями и центральной памятью.

Мель изобретения - повышение пропускной способности процессора.

Поставленная цель достигается тем, что в процессор ввода-вывода, содержащий блок управления, первый вход которого соединен со входом процессора, выход блока управления соединен с первыми входами первого блока регистров, стека регистров, арифметического блока, первого, второго, третьего и четвертого регистров и через пятый регистр - с первым входом шестого регис тра, выход которого соединен с первым входом каждого блока обмена группы, группа выход дов шестого регистра через первый дешифратор соединена со вторыми входами соответствующих блоков обмена группы, первый выход первого регистра через второй дешифратор соединен со вторым входом блока управления, третий вход которого соединен с первттм выходом первого блока регистров, второй вход

465 4

4Î

55

3 034 .которого и второй вход второго регистра соединены со вторым выходом первого регистра, второй вход которого и четвер:. тый вход блока управления соединены с первым выходом седьмого регистра, вход которого и 1ретий вход первого регистра .соединены с выходами восьмого регистра, выход. второго регистра соединен со вторыми входами арифметического блока и стека регистров, выход которого соединен с третьим входом второго регистра и пятым входом блока управления, второй выход первого блока регистров соединен с третьим входом арифметического блока, выход которого через девятый регистр соединен с первым входом первого буферного регистра, выход которого соединен с первым входом первого коммутатора, выход которого соединен с первым входом десятого регистра, груп- 2я па выходов которого является группой выходов процессора, группа входов которого соединена с группой входов логического коммутатора, первый выход которого соединен с первым входом первого приоритетного блока, выход которого соединен со вторыми входами четвертого, десятого и первого буферного регистров, шестым входом блока управления и первым входом одиннадцатого регистра, выход которого срединен с третьим входом каждого блока обмена группы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответствующих блоков обмена группы, первый выход каждого из которых соединен через второй приоритетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, выход которого соединен со вторым входом четвертого регистра, и через второй буферный регистрсо вторым входом первого коммутатора, второй, третий и четвертый входы nse надцатого регистра соединены с первым, вторым и третьим выходами каждого блока обмена группы; четвертые выходы которых соединены через третий приоритет ный блок с группой входов восьмого регистра, вход которого соединен со вторым выходом каждого блока обмена группы, соединенного шиной обмена с внешними устройствами, группа входов процессора соединена с группой входов тринадцатого регистра, первый выход которого соединен с первым входом логического коммутатора и через четырнадцатый регистр со вторым входом одиннадцатого регистра и четвертым входом первого регистра, второй выход тринадцатого регистра через четвертый дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блои управления, третий выход первого блока регистров через пятнадцатый регистр соединен с третьим входом первого буферного регистра и вторым входом шестого регистра, третий вход которого соединен с выходом третьего регистра и первым входом пятого дешифратора, второй вход и выход которого соединены соответственно со вторым выходом седьмого регистра и третьим входом стека регисчров, выходы четвертого регистра соединены с группой входов первого приоритетного блока, второй выход логического коммутатора соединен с первым входом первого триггера, введены второй блок регистров, шестой дешифратор, и девять триггеров, причем выхоц деся того регистра соединен со вторым входом логического коммутатора и входом второго блока регистров, выход которого соединен со входом тринадцатого регистра и третьим входом логического коммутатора, второй и третий выходы которого соединены с первыми входами соответственно второго и третьего триггеров, выход второго триггера через последовательно соединенные четвертый и пятый триггеры соединен с пятым входом каждого блока обмена группы, выход первого приоритетного блока соединен с первыми входами шестого и седьмого триггеров, входы восьмого триггера соединены с одним из выходов второго приоритетного блока и первым и пятым выходами каждого блока обмена группы, выход восьмого триггера через последовательно соединенные шестой и седьмой триггеры соединен со вторым входом третьего триггера, выход которого соединен со вторым входом первого триггера, вью од которого соединен со вторым входом второго триггера, четвертый выход первого блока регистров соединен через шестой дешифратор со входом девятого триггера, выход которого через десятый триггер соединен с шестым входом каждого блока обмена группы.

Каждый блок обмена содержит пять коммутаторов, три дешифра тора, десять регистров, два узла триггеров, буферную память, три счетчика, десять триггеров, двунаправленный коммутатор и элемент

И, причем выход первого коммутатора соединен с первым входом буферной памяти, выход которой соединен с первым входом второго коммутатора, выход которого соединен с первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с- первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен со вторым входом блока, третий вход которого соединен с первы ми входами первого к второго триггеров и вторым входом первого коммутатора, четвертый вход блока соединен с первыми входами первого регистра и третьего триггера и третьим входом первого коммутатора, пятый axog блока соединен со вторыми входами буферной памяти и третьего триггера, выход которого сое динен с первыми входами второго, третьего, четвертого, пятого и шестого ре« гистров и вторыми входами второго и третьего коммутаторов, первый выход первого узла триггеров соединен с четвертым выходом блока, второй выход ми входами четвертого триггера и второго узла триггеров, третьими входами бу- 2s таторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, пятого и шестого регистров, третьи входы которого соединены с соответствующими выходами третьего коммутатора, шестой вход блока соединен со вторым входом четвертого триггера, выход которого соединен со вторым входом второго триггера, четвертым входом третьего коммутатора и первым входом пятого триггера, выход которого соединен с вторыми входами второго узла триггеров и двунаправленного коммутатора и первым входом элемента И, выход которого соединен с чеп вертым входом буферной памяти, пятым входом первого коммутатора, вторым входом пятого триггера и через шестой триггер — с пятым входом буферной памяти и шестым входом первого коммута« тора, выход первого дешифратора соединен со вторым входом первого триггера, первым входом седьмого триггера и третьими входами второго и пятого тркт.геров, выход второго триггера соединен с первым входом седьмого регистра к через восьмой триггер - с первым входом четвертого коммутатора и пятыми выходами блока и входом третьего коммутатора, выход первого триггера соединен со вторым входом седьмого регистра к первыми входами восьмого и девятого рет.истров, первого счетчика и пятого

5 934465 6 коммутатора, выход которого соединен с шестым входом тРетьего коммутатора к первым входом второго счетчика, выход второго дешкфратора соединен с тре-, тьим входом первого триггера, первым входом девятого триггера, и четвертыми входамк второго и пятого триггеров, выходы третьего дешифратора соединены со вторыми входами седьмого и девятого

fo триггеров, выход девятого триггера соединен со вторыми входами девятого ре гкстра, пятого коммутатора, первого регистра, первого счетчика к третьим вхо дом седьмого регистра, выход которого

f5 соединен с первым выходом блока, сеа мым входом третьего коммутатора и первым входом третьего счетчика, первые выходы которого и второго счетчика соединены с восьмым и девятым входами щ третьегО коммутатора выхОд седьмот О триггера соединен со вторым BxoADM восьмого регистра, четвертыми входамк первого узла триггеров соединен с первы- первого триггера к седьмого регистра и третьими входами пятого коммутатора и первых регистра и счетчика, выход перферной памяти, второго и третьего комму«вого регистра соединен с шестым BxogoM буферной памяти и входом десятого регистра, выход первого счетчика соединен с четвертым входом второго коммутатора к через десятый регистр - с третьим входом двунаправленного коммутатора, выход которого соединен с первым входом десятого триггера, вторым входом элемента И, седьмым входом первого коммута35 тора, третьими входамк восьмого и девятого регистров и четвертымк входами пятого коммутатора и первых регистра и счетчика, выход шестого триггера и кервый выход второго узла триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третьими входами седьмого и девятого триггеров, выходы восьмого регистра соединены с пятым входом первого триггера к первым входом второго дешифратора, выходы девятого регистра соединены с четвертым входом двунаправленного коммутатора и вторым входом второго де50 шифратора, третий выход второго узла триггеров соединен со вторым входом десятого триггера, выход которого соединен с третьим входом второго узла триггеров, пятым входом второго коммутатора к пятым входом двунаправленного коммутатора, соединенного с шиной обмена, вторые выходы второго и тре ттего счетчиков соединены с восьмым к девя-.

1 тым входамк первого коммутатора, дь7 9344 сятый вход которого соединен с выходом

t четвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвертый коммутатор соединен с третьим выходом блока и вторым входом третьего счетчика, выход третьего регистра соединен с пятыми входами второго и пятого триггеров, выходы пятого и шестого регистров соединены со входами первого и третьего де- ta шифраторов, выход девятого триггера со единен с шестым входом первого триггера

На чертеже приведена блок-схема процессора. t5

Процессор содержит блок 1 управления, арифметический блок 2, блоки 3 и

4 регистров, приоритетные блоки 5-7, регистры 8 - 22, логический коммутатор 23, дешифратор 24 - 29, буферные регистры 30 и 31, стек 32 регистров, коммутатор 33, триггеры 34 — 43 и блоки 44. обмена.

Каждый блок обмена содержит буферную память 45, коммутаторы 46 - 50, 25 узлы 51 к 52 триггеров, двунаправленный коммутатор 53,регистры 54 - 63, счетчики 64 - 66, дешефраторы 67 - 69 триггеры 70 - 79 и элемент И 80.

Блок 1 вырабатывает последователь- 5р ность функциойальных сигналов, необходимых для запуска режимов работы секции управления.

Арифметический блок 2 предназначен лля формирования адресов программных элементов карты работ (по номеру запускаемого внешнего устройства .

В состав блока 3 входят регистр слова таблицы устройств, регистр слова таблицы очередей, регистр дескриптора обмена, регистр слова обмена, регистр сло. ва периферийного устройства, регистр дескриптора результата обмена, регистр дескриптора устройства, регистр дескриптора выполненных работ и регистры базовых адресов лля хранения базовых адресов, определяющих размещение в опе. ративной памяти программных элементов карты работ, включающие регистр базового адреса команды, регистр базового адреса таблицы устройств, регистр базово50 го адреса таблицы очередей и регистр базового адреса дескриптора выполненных работ. Регистры блока 3 служат для приема и хранения программных элементов карты работ.

Блок 4 выполнен из нескольких последовательно соединенных регистров, предназначенных для временного хранения слу-.

65 8 жебной информации с целью согласования приема числа иэ памяти и соответствующей ему служебной информации с регистра

17 на регистр 20 прк работе с несколькими модулями оперативной памяти, кот да запросы в очередной модуль памяти выдаются без задержки на ожидание ответа от предыдущего модуля.

Блок 5 предназначен для управления работой коммутатора 33 и приемом информации на буферные регистры 30 и 31 и регистр ll и для формирования разрядов кода номера.

Блок 6 вводят лля того, чтобы обеспечить разрешение конфликтных ситуаций между блоками обмена при их одновременном обращении.

Блок 7 применяют для обеспечения выбора приоритета по передаче сигналов окончан ия.

Регистр 8 предназначен лля приема и хранения информации, поступающей с регистра 15 и регистра 21; регистр 9— лля хранения разрядов номера устройства; регистр 10 - лля промежуточного.хранения разрядов номера блока обмена и передачи их на регистр 13; регистр 11для приема сигналов запроса на обращеwe a Tb; регистр 12 - для приема нэ блока 1 сигналов запуска обмена и признака слова управления и передачи их на регистр 13; регистр 13 — дпяприема информации в момент старта и окончания обмена; регистр 14- лля приема сигнала окончания, кода номера блока ка обмена и сигналов- передачи дескрипторов результата регистра 15; регистр

15 - для передачи дескрипторов результата обмена; регистр 16 — лля передачи на.буферный регистр 30 адресов программных элементов карты работ; регистр

17 - лля приема, хранения и передачи в память запроса и сопровождающей его информации; регистр 18 — для приема информации; регистр 19 - лля передачи запроса, адреса, когда операции, числа (если код операции - "Запись" ). и кода номера обмена; регистр 20 — для прйема числовой информации иэ памяти; регистр

21 - лля передачи числовой и служебной информации на регистр 8 и регистр 18; регистр 22 - для передачи управляющей информации на регистр 13 и результатов обмена на буферный регистр 30, Логический коммутатор 23 применяется для формирования сигналов управления приемом информации на соответст вующие регистры.

9 9344

Дешифратор 24 предназначен для дешифрации номера блока обмена и передачи в этот блок сигналов старта (или окончания); дешифратор 25 — для расшиф ровки кода команды, принимаемой на

5 регистр 8, и формирования сигналов, управления для запуска блока 1; дешифратор 26 — для дешифрации кода номера блока обмена и передачи в этот блок сигнала. ПРКО и регистра 18„ дешифратор 27 - для преобразования кода номера секции в одиночные сигналы, которые однозначно определяют принадлежность информации соответствующей секции; дешифратор 28 - для преобразования разрядов номера блока обмена; дешифратор 29 — для расшифровки кода признака массового обмена.

Буферные регистры 30 и 31 предназ начены для приема информации, сопровож- 20 дающей запрос в память.

Стек 32 регистров служит для хранения информации о работающих блоках обмена и соответствующих внешних устройствах. 25

Коммутатор ЗЗ применяется для осуществления выборки информации с буферньж регистров 30 и 31, Триггер 38 предназначен для идентифцкации приема слова таблицы пескрип торов, триггер 39 — для приема сигнала признака с. триггера 41; триггер 40для передачи на триггер 36; триггер

41 - для передачи признака запроса слова таблицы дескрипторов; триггер 42дня временного хранения и передачи на триггер 43 сигнала признака; триггер

43 - для приема признака режима, Буферная память 45 служит для буферизации данных, получаемых из памяти или ор внешнего устройства, промежуточного хранения УСО, СПУ, TLl, дескриптора результата устройства (ЙРУ), формирования и хранения дескриптора результач:,а обмена.

Коммутатор 46 предназначен для передав информации в буферную память

43; коммутатор 47 — для выборки информации с заданного регистра буферной потащи 45 коммутатор 48 — для пере50 дани ю регистры 55 - 59 слова УСО и:слова таблицы дескрипторов; коммутатор 49 - для передачи адреса, содержащегося либо в регистре 55, либо в регистре 57; коммутатор 50 - для управления работой счетчика 65 при каж55 дом вводе (выводе! единицы информации., Узел 51 триггеров предназначен для управления приемом и передачей сигка65 10

1 лов старта (окончания) обмена, формирования сигналов управления приемом управляющего слова обмена и слова пе- риферийного устройства в буферную память 45 и на регистры 57 — 59, а узел 52 — для формирования сигналов, определяющих фазы работы блока обмена.

Коммутатор 53 предназначен для согласования и связи выходных сигналов блока обмена с линией интерфейса внешнего устройства.

Регистр 54, представляющий регистр

; сдвига, предназначен для определения первой свободной ячейки буферной памяти 45 для записи туда информации.

Регистры 55 — 59 предназначены для . хранения управляющей информации; ре- гистр 55 — начальный адрес таблицы дескрипторов, регистр 56 — признак кон ца таблицы дескрипторов, регистр 57— начальный адрес массива обмена, регистр

58 — размер массива обмена, регистр

59 — команда обмена; регистр 60 - дпи временного хранения и передачи Hа блок

6 сигнала запроса и кода операции на регистр 19; регистр 61 — для учета числа заявок, выданных в память в режиме вывода информации; регистр 62 - для учета количества слов, находящихся в буферной памяти 45 при вводе информации с внешнего устройства в память; регистр

63 — для определения реального присут ствия информации в каждом регистре буферной памяти 45;

Счетчик 64 служит дж управления коммутатором 47 при чтении информации из буферной памяти 45; счетчик

65 — для уменьшения в процессе обмена текущего значения массива в регистре 58 счетчик 66 вЂ, для увеличения в процессе обмена текущего значения адреса в ре гистрах 55 и 57. дешифратор 67 предназначен для фор мирования сигнала в момент равенства нулю размера обрабатываемого массива; дешифратор 68 - для фиксации момента, когда в буферной памяти 45 и тракте обращения в памяти отсутствует инфор мация; дешифратор 69 - для преобразо вания разрядов кода команды обмена.

Триггер 70 служит для формирования сигнала запроса в память по вводу или выводу информации; тр птер 71для формирования запроса по считыванию из памяти слова таблицы дескрипторов; триггер 72 — для формирования сигнала приема слова таблицы дешифраторов. на регистры 55-59; триггер

4465 12

На выходе блока 1 формируются сигналы, которые поступают на регистр 12, а затем на регистр 13, Одновременно на этот же регистр поступает соаержимое регистра 32 и реги- стра 10, а на вхоа триггера 43 цоступает сигнал с выхода триггера 42. С регист55 ра 13 сигнал поступает на дешифратор

24, с которого передается на вход узла

51, выбранного блока 44. Сигнал с регистра 13 также поступает на вход уз)1 93

73 — для приема признака режима массового обмена; триггер 74 - для формирования сигнала ОСТАНОВ, определяющего завершение работы внешнего устройства по вводу-выводу; триггер 75— для хранения и передачи в узел 51 сигнала окончания обмена; триггер 76— для хранения кода операции, соответствующего выводу информации из памяти на внешнее устройство; триггер 77 - для передачи на триггер 41 секции обмена признака запроса слова таблицы дескрип- торов; триггер 78 - для хранения кода операции, соответствующего вводу информации в память с внешнего устройства; триггер 79 - для формирования сигнала

ПО (пуск обмена), который поступает на вход коммутатора 53 для запуска внешнего устройства.

Элемент И 80 служит для формирования сигнала записи ИРУ в буферную память 45.

Все устройства, входящие в состав процессора ввода-вывода, реализованы на интегральных микросхемах. На информационных и управляющих входах триггеров имеются группы логических элементов И/ИЛИ для организации необходимых логических функций.

Процессоры ввода-вывода выполняют обмен асинхронно с работой центральных

t процессоров вычислительной системы, используя карту работ, программные эле» менты которой хранятся в оперативной памяти. Обращаясь к карте работ, процессор ввода-вывода самостоятельно запускает устройство, выполняет обмен данными и производит обработку результатов обмена. Работа процессора ввода вывода по обмену начинается по сигналу

HPUH (прерывание от центрального процессора), который формируется централ ным процессором при требованиях на. вводвывод со стороны рабочих программ.

По этому сигналу в блоке 1 запуска- ется временная диаграмма чтения слова

БАК иэ состава карты работ по адресу, хранящемуся на регистре блока 3 через арифметический блок 2 и регистр 16, Сигнал запроса поступает на регистр

11. Сигналы кода операции и адрес поступают на буферный регистр 30. С регистра 11 сигнал запроса поступает на блок 5. При отсутствии запроса на регистр 11 блока 5 формируется сигнал запроса, а также сигналы управления коммутатором ЗЗ, откуда информация поступает на регистр 17. Туда же поступает сигнал запроса и код.с блока 5, 5

35 о

?5

Смена информации происходит в момент прихода сигналов управления приемом на регистр 11 с логического коммутатора

23. С блока 4 служебная информация поступает на регистр 20, который управ ляется сигналами с коммутатора 23.

Информация с регистра 20 поступает на регистр 21 и дешифратор 27. С регистра 8 информация поступает на дешиф. ратор 25, на выходе которого формируется управляющий сигнал для запуска временной диаграммы начала обмена. Затем происходит передача информации с регистра 8 на регистр 9 по сигналу управления блока 1. Одновременно в арифметический блок 2 поступает содержание соответствующего регистра блока 2 и регистра 9. С выхода блока 2 соответствующий адрес поступает на регистр 16.

Блок 1 формирует запрос. Передача запроса происходит аналогично чтению базовой команды. Слово принимается на регистр 8, а с него передается на соответствующий регистр блока 2, прием на который. осуществляется по сигналу из блока 1. Home приема блок 1 производит анализ содержимого регистра стека 32, соответствующего номеру блока 44, к которому подключено запускаемое устройство. В случае, если блок 44 не занят передачей данных, блок 1 формирует запрос для чтения слова, которое считывается и принимается на регистр 8, откуда передается на соответствующий регистр блока 2 и анализируется блоком

1. Аналогично производится запись информации в другие регистры блока 2 и ее анализ в блоке 1. После этого на регистр 10 передается код номера блока обмена, а на регистр 22 - информация с соответствующих регистров блока 2, в результате чего на регистре 22 формируется управляющее слово обмена.,Одновременно информация поступает на дешифратор 29. Формируется сигнал признака режима и передается на триг гер 42.

1З 9344

Узел 51 формирует последовательнос1ь управляющих сигналов для приема инфор мации с регистра 13 в буферную память

45 .и с триггера 43 на триггер 73.

После формирования слов содержи— мое регистра 9 передается в стек 32 и записывается в регистр, соответствующий выбранному блоку 44. Адрес регистра выбирается с помощью дешифратора 28 и регистра 10. t0

Прием слов в буферную память 45 осуществляется по сигналам, которые формируются в узле 51 и поступают на коммутатор 46 и память 45, а также в коммутатор 47 и 48 и регистры 55 ts

59. Одновременнс сигнал поступает в узел 52, который управляет триггером

78, который формирует сигнал, поступающий на коммутатор 47 и двунаправленный коммутатор 53, откуда передает- ?о ся в линии интерфейса. Одновременно с передачей слова к внешнему устройству происходит установка в "1 триггера 71, которая определяется сигналами с дешифраторов 67 и 68,,триггера 73, регистра г5

18 и регистра 56.

Сигнал с триггера 71 поступает на вход регистра 60, Сигнал с триггера 77 поступает на коммутатор 49, в результате чего на его выход передается содержимое регистра 55. Сигнал с регистра 60 поступает на блок 6 и регистр 19.

Сигнал с триггера 77 поступает на триггер 41 и коммутатор 48, где происходит модификация регистра 55 за счет переда-35 чи туда содержимого счетчика 66.

Блок 6 формирует код номера блока обмена, сигналы управления приемом на регистр 19 и триггер 41. Информация подается íà регистр 31 и триггер 39. 40

Слово таблицы дескрипторов поступает с регистра 21 на. регистр 11. СЬновременно сигнал с триггера -37 поступа ет на триггер 38. Сигнал с регистра II пешифрируется в цешифраторе 26 и nepeaa4g ется в коммутатор 46, Осуществляется запись в буферную память 45. Одновременно сигнал с триггера 38 поступает на триггер 72, который управляет коммр таторар4и 47 и 48 и регистрами 56 -58.

Сигналы с триггера .76 и с триггера

70 поступают на регистр 60. Сигнал на триггере 71 не формируется. Поэтому через коммутатор 49 передается содержимое регистра 57, соответствующее начальному адресу обрабатываемого мас сива информации, определяемому первым словом таблицы дескрипторов и т.д.

65 14

Введение новых узлов позволяет повысить средний темп передачи составного массива информации, так как запуск секции обмена при этом производится один раз в начале инициализации обмена, а обработка таблицы дескрипторов не вносит задержки в работу внешнего устройства, потому что обращение в модуль памяти за очередным словом происходит быстрее, чем осуществляется передача между бло ком обмена и внешним устройством. Одновременно сокращается время работы узлов управления по обработке заявки на передачу составного массива: секция управления работает только два раза (начало обмена и окончание обмена), а передается при этом номер массивов информации, что при обычном режиме обмена требует номера запусков секции управления по старту и окончанию обмена.

Сокращение времени работы секции управления позволяет повысить общую производительность процессора ввода аы. вода, так как во время передачи номера подмассивов информации через блок обмена секция управления имеет возможность производить запуск новых внешних устройств через свобосшые блоки обмена.

Кроме того, сокращается время работы программ операционной системы по конструированию связанных заявок на обмен, так как для всего составного массива требуется только один блок управления вводом-выводом. дополнительных затрат времени на формирование таблиц дескрипторов не требуется, так как эта таблица формируется операционной системой для своих внутренних нужд." независимо от наличии режима массового обмена.

Использование предлагаемого процес сора позволяет повысить эффективность и производительность вычислительного комплекса за счет сокращения времени доступа к устройствам внешней памяти, за счет повышении общей производитель ности системы ввода-вывода и сокраще ния работы операционной системы по конструированию элементов карты работ

Формула из обре тения

Процессор вводавывода, содержащий блок управления, первый вход которого соединен со входом процессора,.выход блока управления соединен с первыми входами первого блока регистров, стека

15 9344 регистров, арифметического блока, первого, второго, третьего и четвертого регистров и через пятый регистр - с первым входом шестого регистра, выход которого соединен с первым входом кажлого блока обмена группы, группа выходов шестого регистра через первый дешифратор соединена со вторыми входами соответствующих блоков обмена группы, первый выход первого регистра <0 через второй дешифратор соединен со вторым входом бпока управления, третий вход которого соединен с первым вьиодом первого блока регистров, второй вход ко. торого и второй вход второго регистра соединены со вторым вьиодом первого регистра, второй вход которого и четвертый вход блока управления соединены с первым выходом седьмого регистра, о вход которого и третий вход первого ре- 20 гистра соединены с выходами восьмого регистра, выход второго регистра соединен со вторыми входами арифметического блока и стека регисчров, выход последнего соединен с третьим входом второго 2S регистра и пятым входом блока управления, второй выход первого блока регистров соединен с третьим входом арифметического блока, выход которого через девятый регистр соединен с первым вхо- 30 дом первого буферного регистра, выход последнего соединен с первым входом первого коммутатора, выход которого соединен с первым входом десятого регистр ра, группа выходов последнего является группой выходов процессора, группа входов которого соединена с группой входов логического коммутатора, первый выход которого соединен с первым входом первого приоритетного блока, выход которо- 0 го соединен со вторыми входами четвертого, де1ятого и первого буферного регистров, шестым входом блока управления и первым входом одиннадцатого регистра, выход которого соединен с третьим входом каждого блока обмена труппы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответству ещих блоков, обмена группы, первый вы» ход каждого из которых соединен через второй приоритетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, вьиод которого соединен со вторым входом четвертого регистра, и через второй буферный регистр - co вторым входом первого коммутатора, второй, третий и четвертый входы двенадцатого регистра соединены

65 16 с первым, вторым и третьим выходами каждого блока обмена группы, четвертые выходы которых соединены через чретий приоритетный блок с группой входов восьмого регистра, вход которого соеди- нен со вторым выходом каждого блока обмена группы, соединенного шинсй обмена с внешними устройствами, группа входов процессора соединена с группой входов тринадцатого регистра, первый выход которого соединен с первым входом логического коммутатора и через четырнадцатый регистр - со вторым входом одиннадцатого регистра и четвертым входом первого регистра, второй .выход тринадцатого регистра через четвертый дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блока управления, третий выход первого блока регистров через пятнадцатый регистр соединен с третьим входом первого буферного регистра и вторым входом шестого регистра, третий вход которого соединен с выходом третьего регистра и первым входом пятого дешифратора, второй. вход и выход которого соединены соответственно со вторым выходом седьмого регистра и третьим входом стека регистров, выходы четвертого регистра соединены с группой входов первого приоритетного блока, второй выход логического коммутатора соединен с первым входом первого триггера, о тл и ч а ю шийся тем, что, с целью . повышения его пропускной способности, в него введены второй блок регистров, шестой дешифратор и девять триггеров, причем выход десятого регистра соединен со вторым входом логического коммутатора и входом второго блока регистров, выход которого соединен со входом триналцатого регистра и третьим входом логического коммутатора, второй и третий вьиоды которого соединены с первимн вйодами соответственно второго и

%yemего туч еров, выход второго триго:ра через следовательно соединенные четвертый и пящй триггеры соеди-нен е щиим вкодом каждого блока обмена групны, выход первого приоритетноро блока соединен с первыми входами шеетего и седьмого триггеров, входы восьмого триггера соединены с одним из вьиодов второго приоритетного блока и первым и пятым выходами каждого блока обмена группы, выход восьмого триера через последовательно соединенные шестой и седьмой триггеры соединен со aaepbw входом третьего триггера, 15

35

17 934 выход которого соединен со вторым входом первого триггера, выход послетжего соединен со вторым входом второго триггера, чечверчътй выход первого блока ре гисчров соединен через шестой дешифратор со входом девятого чриггера, выход которого через десятый чриггер соединен с шестым входом каждого блока обмена группы.

2. Процессор по п.1, о т л и ч аю ш и и с я тем, что каждый блок обмена содержит пять коммутаторов, чри дешифратора, десять регистров, два узла триггеров, буферную память, три счетчика, десять триггеров, двунаправленный коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной памяти, выход которой соединен с первым входом второго коммутатора, выход последнего соединен с первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен со вторым входом блока, третий вход послетънего соединен с первымй входами первого и второго триггеров и вторым входом первого коммутатора, четвертый вход блока соединен с первыми входами первого регистра и третьего триггера и чретьим входом, первого коммутатора, пячый вход блбка соединен со вторыми входами буферной памяти и третьего триггера, выход которого соединен с первыми входами второго, третьего, четвертого, пятого и шестого регисчров и вторыми входами второго и чретьего коммутаторов, первый выход первого узла триггеров соединен с четвертым выходом блока, второй выход первого узла триггеров соединен с первыми входами четвертого триггера и второго узла, трич» геров, третьими входами буферной памя45 ти, второго и третьего коммутаторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, пятого и шестого регисчров, чретьи входы которых соединены с соот50 ветствующими выходами чречъего коммутатора, шестой вход блока соединен со вторым входом четвертого триггера, выход которого соединен со вторым входом второго триггера, четвертым входом третьего коммутатора и первым входом пятого триггера, выход которого соединен со вторыми входами второго узла триггеров и двунаправленного коммутатора

465 18 и с первым входом элемента И, выход которого соединен с четвертым входом буферной памяти, пятым входом первого коммутатора, вторым BxolloM пятого триггера и через шестой трипер — с Asтым входом буферной памяти и шестым входом первого коммутатора, выход первого дещифратора соединен со вторым входом первого триггера, первым входомседьмого триггера и чречъими входами второго и пятого чриггеров, выход второго триггера соединен с первым входом седьмого регистра и через восьмой чрит» гер — с первым входом четвертого коммутатора и пятыми выходами блока и входом третьего коммутатора, выход первого триггера соединен со вторым входом седьмого регистра и первыми входами восьмого и девятого регисчров, первого счетчика и пятого коммутатора, выход которого соединен с шестым входом третьего коммутатора и первым входом второго счетчика, выход второго дешифратора соединен с третьим входом первого чриггера, первым входом девятого триггера и четвертыми входами второго и пятого триггеров, выходы тре тьего дешифратора соединены со вторыми входами седьмого и девятого триггеров, выход девятого триггера соединен со вторыми входами девятого регистра, пято го коммутатора, первого регистра, первого счетчика и третьим входом седьмого регистра, выход которого соединен с первым выходом блока, седьмым входом третьего коммутатора и первым входом чретьего счетчика, первые выходы которого и.второго счетчика соединены с восьмым и девятым входами третьего коммутатора, выход седьмого триггера соединен со вторым входом восьмого регистра, четвертыми входами первого триггера и сепьмого регистра и третьими вкопами цятого коммутатора и первых регисчра и счетчика, выход первого ре° гистра соединен с шестым входом буферной памяти и входом десятого ре :. гистра, выход первого счетчика соединен с четвертым входом второго коммутатора и через десятый регистр — с третьим входом двунаправленного коммутатора, выход которого соединен с первым входом десятого триггера, вторым входом элемента И, седьмым входом перво

ro коммутатора, третьими входами восьмого и девятого регистров и четвертыми входами пятого коммутатора и первых регистра и счетчика, выход шестого триггера и первый выход ° второго узла

) С) 9344 триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третъими входами седьмого и девятого триггеров, выходы восьмого регистра соединены с пятым входом первого триггера и первым входом второго дешифратора, выходы девятого регистра соединены с четвертым входом двунап равленного коммутатора и вторым входом 30 второго дешифратора, третий выход второго узла триггеров соединен со вторым входом десятого триггера, выход которого соединен с третьим входом второго узла триггеров, пятым входом второго t5 коммутатора и пятым входом двунаправленного коммутатора, соединенного с шиной обмена, вторые выходы второго и третьего счетчиков соединены с восьмым и девятым входами первого комму- щ

65 20 татора, десятый вход которого соединен с выходом четвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвертый коммутатор соединен с третьим выходом блока и вторым входом третьего счетчика, выход третьего регистра соединен с пятыми входами второго и пятого триггера, выходы пятого и шестого регистров соединены с входами первого и третьего дешифраторов, выход девятого триггера соединен с шестым входом первого триггера.

Источники информации, принятые во внимание при экспертизе

1. Патент США, No. 4090248, кл, 364-900, опублик. 1978.

2. Патент США N. 3905023, кл. 340-172,5, опублик. 1976 (прототип) °