Устройство для формирования контрольного кода по четности

 

(ii>934477

Союз Советскик

Социалистические

Ресиубп н

ОП ИСАНИНА

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (22)Заявлено 31.10.80 (21) 3000093/18-24 (52 уМ. Кд.

3 с присоединением заявки J4 (23) Приоритет

G 06 F 11/08

Государственные квинтет

СССР

Опубликовано 07.06.82, Бюллетень J4 21

Дата опубликования описания 10.06.82

Il0 делаи нза4ретенкк н атерыткв (53) УДК 681.

326.7 (088.8) (72) Автор изобретения

В В. Зуб (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ КОНТРОЛЬНОГО

КОДА ПО ЧЕТНОСТИ

Изобретение относится к вычислительной технике и может быть использовано для обнаружения ошибок при передаче и хранении информации в двоичном коде.

Известно устройство для контроля параллельного двоичного кода на четность, содержащее регистр сдвига, элементы И, триггер (13.

Недостатком устройства является низкое быстродействие из-за того, что количество сдвигающих импульсов, необходимых для проверки кода на четность, определяется номером старшего разряда, содержащего логическую "1".

Известно также устройство для контроля параллельного двоичного кода на четность, содержащее регистр сдвига, триггер, элементы И, группы элементов ИЛИ, две группы элементов И элемент задержки (2 1.

Несмотря на меньшую емкость регистра сдвига в этом устройстве быстродействие также невелико из-за того„ что количество сдвигающих импульсов, необходимых для проверки кода на четность, определяется номером старшего разряда регистра, в который записана логическая "1".

Наиболее близким по технической сущности к предлагаемому является устройство для контроля параллельного двоичного кода, содержащее триггер, 1О элемент И и регистр сдвига, каждый разряд которого содержит триггер, единичный вход которого является информационным входом устройства, первый дополнительный элемент И и weмент ИЛИ, причем единичный выход триггера каждого разряда соединен с первыми входами соответствующего. первого дополнительного элемента И и элемента ИЛИ, выход которого соединен с информационным входом триггера последующего разряда, информационный вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда "и с входом

93447 сигнала логического нуля устройства,, 1 выход элемента ИЛИ младшего разряда является выходом регистра и соединен с первым входом элемента И, второй вход которого соединен с вторыми входами дополнительных элементов И и с синхронизирующим входом устройства, выход элемента И соединен со счетным входом триггера, выход которого является выходом устройства, а 1в выходы дополнительных элементов И соединены с синхронизирующими входами триггеров соответствующих разрядов (33 °

Недостатком известного устройства является его низкое быстродействие.

Хотя количество сдвигающих импульсов равно количеству логических единиц проверяемого кода, при большом о числе этих единиц для проверки кода на четность требуется значительное время.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для формирования контрольного кода по четности, содержащее элемент И, триггер четности, регистр сдвига, каждый разряд которого содержит триггер, первый элемент И, элемент ИЛИ, причем синхронизирующий вход устройства соединен с первыми входами первых элементов И всех разрядов и с первым входом элемента И, выход которого соединен со счетным входом триггера четности, выход триг" гера четности является выходом устройства, выход первого элемента И каждого разряда соединен с синхронизирующим входом триггера соответст40 вующего разряда, информационные входы регистра сдвига образуют группу входов устройства и соединены с единичными входами триггеров соответствующих разрядов, установочный вход регистра соединен с установочным вхо45 дом триггера старшего разряда регистра и с первым входом элемента ИЛИ этого же разряда, выход элемента ИЛИ каждого разряда соединен с установочным входом триггера последующего раз. ряда регистра и с первым входом соответствующего элемента ИЛИ, выход элемента ИЛИ младшего разряда соединен с вторым входом элемента И, в каждый разряд регистра введен второй элемент И, а в каждый (1+3k)-ый разряд (где k=0,1,2...) введены дополнительный элемент И и дополнительный

7 4 элемент ИЛИ, причем единичный выход триггера каждого разряда соединен с первым входом второго элемента И, соответствующего разряда, первый вход второго элемента И каждого из (1+3k)-ых разрядов регистра соединен с первым входом дополнительного элемента И, выход которого соединен с первым входом дополнительного элемента ИЛИ, выход второго элемента И каждого из (1+3k)-ых разрядов регист. ра соединен с вторым входом дополнительного элемента ИЛИ, выход которого соединен с вторыми входами элемента ИЛИ и первого элемента И (1+3k) разрядов, единичные выходы триггеров разрядов (2+3k) и (3+3k) соединены соответственно с вторым и третьим входами дополнительного элемента И (1+3k)"ro разряда, нулевые выходы триггеров (2+3k)-ro и 3+3к)-го разрядов соединены соответственно со вторым и третьим входами второго элемента И (1+3k)-го разряда, нулевые выходы триггеров (1+3k)-го и (3+3) -ro разрядов соединены соответственно с вторым и третьим входами второго элемента И (2+3k)-го разряда, выход которого соединен со вторыми входами первого элемента И и элемента ИЛИ соответствующего разряда, нулевые выходы триггеров (1+3k)-го и (2+3k)-го разрядов соединены соответственно с вторым и третьим входами второго элемента И (3+3k)-го разряда, выход которого соединен с вторыми входами первого элемента И и элемента ИЛИ.

На чертеже представлена схема устройства для проверки трехразрядного параллельного двоичного кода на четност ь .

Устройство содержит регистр 1 сдвига, состоящий из триггеров 2-4, sneментов ИЛИ 5-7, первых элементов

И 8-10, вторых элементов И 11-13, дополнительного элемента И 14 и дополнительного элемента ИЛИ 15, элемент И 16, триггер 17 четности со счетным входом, установочный вход 18 регистра 1 и синхронизирующий вход

19 устройства, Разряд 1+3k регистра (при k = О равный 1) содержит триггер 2, элемент ИЛИ 5, первый элемент И 8, второй элемент И 11, дополнительный элемент И 14, дополнительный элемент

ИЛИ 15,.причем единичный выход триггера 2 соединен с первым входом вто934477

5 рого элемента И 11, выход которого соединен с вторым входом дополнитель. ного элемента ИЛИ 15, выход которого соединен с вторым входом элемента

ИЛИ 5 °

Установочный вход триггера 2 соединен с первым входом элемента ИЛИ и с установочным входом 18 регистра

1. Выход первого элемента И 8 соединен с синхронизирующим входом тригге- >р ра 2, а первый и второй входы — соответственно с синхронизирующим входом 19 устройства и с выходом дополнительного элемента ИЛИ 15 и вторым входом элемента ИЛИ 5. Первый вход дополнительного элемента ИЛИ 15 соединен с выходом дополнительного элемента И 14.

Разряд 2+3k регистра (при k = 0 второй разряд) содержит триггер 3, элемент ИЛИ 6, первый 9 и второ" 12 элементы И, Разряд 3+3k регистра (при k = 0третий разряд) содержит триггер 4, элемент ИЛИ 7, первый 10 и второй 13 элементы И.

Одноименные элементы разрядов

2+3k и 3+3k соединены аналогично разряду 1+3k за исключением того, что первые входы первых элементов И 9 и !

О соединены с выходами соответственно вторых элементов И 12 и 13 и с первыми входами соответственно элементов ИЛИ 6 и 7.

Нулевой выход триггера 2 соединен зз с вторыми входами вторых элементов

И 12 и 13, нулевой выход триггера 3 с вторым входом второго элемента

И 13, а нулевой выход триггера 4с третьими входами вторых элементов

И 11 и 12.

Первый, второй и третий входы дополнительного элемента И 14 соединены соответственно с единичными выходами триггеров 2-4.

Выход элемента ИЛИ 5 соединен с информационным входом триггера 3, выход элемента ИЛИ 6 — с информационным входом триггера 4, а выход элемента

ИЛИ 7 - с вторым входом элемента И 16 первый, вход и выход которого соединены соответственно с синхронизирующим входом 19 устройства и со счетным входом триггера 17 четности.

Вход установки всех триггеров в нулевое состояние на чертеже не показан.

Устройство работает следующим образом.

В исходном состоянии все триггеры установлены в нулевое состояние их единичных выходов. На выходах вторых элементов И ll- 13 также устанавливаются потенциалы нуля, и синхроимпульсы от входа 19 не проходят через первые элементы И 8-10 на синхронизирующие входы триггеров 2-4.

Рассмотрим проверку на четность трехразрядного кода с одной логической "1" и двумя логическими "0", например 100. Поступая на единичные входы триггеров 2-4, которые являют-, ся информационными входами устройства, проверяемый код устанавливает триггер 2 в положение логической "!", а триггеры 3 и 4 в положение логического "0".

На входы элемента И 11 поступают три логические "1" (от единичного выхода триггера 2 и нулевых выходов триггеров 3 и 4). С выхода элемента

И 11 логическая "1" через дополнительный элемент ИЛИ 15 поступает на входы элемента ИЛИ 5 и элемента И 8, подготавливал последний для прохождения через него синхронизирующих NM пульсов от входа 19 на синхронизирующий вход триггера 2.

На входы элемента И l2 поступают логические "0" от единичного выхода триггера 3 и нулевого выхода тригге« ра 2 и логическая "1" от нулевого выхода триггера 4. Логический "0" с выхода элемента И 12 поступает на вход элемента И 9 и запрещает прохождение через него синхронизирующих импуль сов.

Состояние элемента И 13 аналогично состоянию элемента И f2, и элемент И 10 блокирован для прохождения через него синхронизирующих импульсов.

Логическая "1" с выхода элемента

ИЛИ 5 через элементы ИЛИ 6 и 7 поступает на вход элемента И 16 и подготавливает его для прохождения через него синхронизирующих импульсов.

С приходом первого синхроимпульса происходит запись логического "0" в триггер 2 и запись логической "1" в триггер 17 четности. Логический

"0" с единичного выхода триггера 2 поступает на вход элемента И 11 и с его выхода через элемент ИЛИ 15 блокирует элемент И 8 для прохождения синхроимпульсов.

Триггер 17 четности находится в состоянии нечетности пра@еряемого кода.

7 9344

Рассмотрим проверку на четность трехразрядного кода с двумя логическими "1" и одним логическим "0", на- пример 011. Поступая на единичные входы триггеров 2-4, проверяемый код устанавливает триггер 2 в положение логического "0" а триггеры 3 и 4 в положение логической "1".

Логический "0" с единичного выхода триггера 2 через элементы И 11 io

"5 поступает на входы элемента

ИЛИ 5 и элемента И 8 и блокирует последний для прохождения через него синхроимпульсов на вход триггера 2.

На вход элемента И 12 поступают логические "1" от единичного выхода триггера 3 и нулевого выхода триггера 2 и логический "0" от нулевого выхода триггера 4. Логический "0" с выхода элемента И 12 блокирует эле- о мент И 9 для прохождения через него синхроимпульсов на вход триггера 3.

Состояние элемента И 13 аналогично состоянию элемента И. 12, и элемент И 10 блокирован для прохождения через него синхроимпульсов.

Таким образом, на выходах всех элементов ИЛИ 5-7 установлены логические "0" и вход элемента И 16 блокирован для прохождения синхроимпуль- З сов через него на счетный вход триггера 17 четности.

Триггер 17 четности находится в состоянии четности проверяемого кода.

Рассмотрим проверку на четность трехразрядного кода с тремя логичес35 кими "1" (111) . Поступая на единичные входы триггеров 2-4, проверяемый код устанавливает их в положение логической "1". о

На каждый из элементов И 11-13 приходит логическая "1" от единичного выхода триггера своего разряда и логические "0" от триггеров двух других разрядов. Логические "0" с вы45 ходов элементов И 12 и 13 поступают на входы элементов И 9 и 10 и блокируют их для прохождения через них синхроимпульсов на входы триггеров

3и4.

Логические "1" с единичных выхо50 дов триггеров 2-4 поступают на входы элемента И 14 и через элемент ИЛИ 15на вход элемента И 8, подготавливая его для прохожДения через него синхроимпульсов на вход триггера 2, и на вход элемента ИЛИ 5, с выхода которого поступают через элементы

ИЛИ 6 и 7 на вход элемента И 16, под77 готавливая его для прохождения через него синхроимпульсов на счетный вход триггера 17 четности.

С приходом первого синхроимпульса происходит запись логического 0" в триггер 2 и логической "1" в триггер

17 четности.

При этом логический "0" с единичного выхода триггера 2 блокирует элемент И 14 и, проходя через элемент

ИЛИ 15, блокирует элемент И 8 для прохождения через него синхроимпульсов на вход триггера 2.

Триггер 17 четности находится в состоянии нечетности проверяемого кода.

Таким образом, максимальное количество тактов синхроимпульсов, необходимое для проверки трехразрядного параллельного кода на четность, равно 1. В прототипе для этого требуется три такта.

Для проверки и-разрядных кодов на четность необходимо последовательно соединить и/3 (с округлением до целого числа в большую сторону) трехразрядных регистров, приведенных на чертеже. Максимальное количество тактов для проверки и-разрядного кода на четность при этом составит n/3, в отличие от прототипа, который потребляет и тактов.

Формула изобретения

Устройство для формирования контрольного кода по четности, содержащее элемент И, триггер четности, регистр сдвига, каждый разряд которого содержит триггер, первый элемент И, элемент ИЛИ, Причем синхронизирующий вход устройства соединен с первыми входами первых элементов И всех разрядов и с первым входом элемента И, выход которого соединен со счетным входом триггера четности, выход триггера четности является выходом устройства, выход первого элемента И каждого разряда соединен с синхронизирующим входом триггера соответствующего разряда, информационные входы регистра сдвига образуют группу входов устройства и соединены с единичными входами триггеров соответствующих разрядов, установочный вход регистра соединен с установочным входом триггера старшего разряда регистра и с первым входом элемента ИЛИ

ВИИИПИ Заказ 3937/45 Тираж 731 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

9 93447 этого же разряда, выход элемента ИЛИ каждого разряда соединен с установочным входом триггера последующего разряда регистра и с первым входом соответствующего элемента ИЛИ, выход элемента ИЛИ младшего разряда соединен с вторым входом элемента И, о тл и ч а ю щ е е с я тем, что, с целью повышения его быстродействия, в каждый разряд регистра введен вто- to рой элемент И, а в каждый (1+3k)-ый разряд (где k=0,1,2) введены дополнительный элемент И и дополнительный элемент ИЛИ, причем единичный выход триггера каждого разряда соединен с 1З первым входом второго элемента И соответствующего разряда, первый вход второго элемента И каждого из (1+3k} разрядов регистра соединен с первым входом дополнительного элемента И, выход которого соединен с первым входом дополнительного элемента ИЛИ, выход второго элемента И каждого из (1+3k) разрядов регистра соединен с.вторым входом дополнительного эле- р мента ИЛИ, выход которого соединен с вторыми входами элемента ИЛИ и перваго элемента И (1+3k) разрядов, единичные выходы триггеров разрядов (2+3k) и (3+3k) соединены соответст7 10 венно с вторым и третьим входами дополнительного элемента И (1+3k)-го разряда, нулевые выходы триггеров (2+3k)-го и (3+3k)-го разрядов соединены соответственно с вторым и треть им входами второго элемента И (1+3k)-го разряда, нулевые выходы триггеров (1+3k)-ãî и (3+3k)-ro разрядов соединены соответственно с вто рым и третьим входами второго элемента И (2+3k)-ro разряда, выход которого соединен с вторыми входами первого элемента И и элемента ИЛИ соответствующего разряда, нулевые выходы триггеров (1+3k)-го и (2+3k)-го разрядов соединены соответственно с вторым и третьим входами второго элемента И (3+3k)-го разряда, выход которого соединен с вторыми входами первого элемента И и элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 530332, кл. G 06 F 11/10, 1976.

2. Авторское свидетельство СССР

N 746530, кл. G 06 F 11/10, 1980.

3. Авторское свидетельство СССР по заявке N 2865062/18-24, кп. G 06 F 1/10, 1980 (прототип).