Источник калиброванных напряжений

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советск их

Соцнаписткческнн

Республик

< 943672 (61) Дополнительное к авт. свил-ву (22) Заявлено 16.12.80 (21) 3218424/24-07 с присоединением заявки,% (23) П риоритет

Опубликовано 15.07.82. Бюллетень Ют 26

Дата опубликования описания 15.07.82 (5! ) М. Кл. (05 F 1/44

3Ьвуаарстванный квмнтвт

СССР вв двлам нзобрвтеннй

N OTNpHTNI (53 ) УД К 6 21.3 16..722.1 (088.8) (73) А вторы мзобретения

A. Е. Волынский, С. А. Рачин и A. А, Смирнов (71) Заявитель (54) ИСТОЧНИК КАЛИБРОВАННЫХ НАПРЯЖЕНИЙ

Изобретение относится к электротех-, нике, в частности к управляемым источникам напряжения, и предназначено для использования в электротехнических установках различного назначения, Известен источник калиброванных напряжений,в котором выходное напряжение является взвешенной суммой выходного сигнала неточного преобразователя код-напряжение и искаженного пульсациями сигнала поправки, формируемого на выходе блока интегрирования (I ).

Недостатком данного устройства является погрешность линейности, обусловленная эффектом абсорбции диэлектрика интегрируюшего конденсатора в канапе формирования поправки.

Наиболее близким техническим решением к изобретению является устройство, в котором снижение влияния эффекта абсорбции на линейность выходной характеристики управляемого источника напряжения обеспечивается уменьшением заряда интегрирующего конденсатора путем одновременного интегрирования в канапе формирования поправки алгебраической суммы двух токовых сигналов. Устройство содержит регистр памяти, преобразователь код-напряжение, аналоговый сумматор, преобразователь кода во временной интервал, опорный элемент, преобра-. зователь напряжения в ток, блок управления, два ключевых элемента, последовательно включенные первый и второй блоки интегрирования, при этом входная клемма связана со входом регистра памяти, первый и второй входы последнего подключены соответственно ко входу преобразователя код-напряжение к входу преобразователя кода во временной интервал, первый и второй входы аналогового сумматора соответственно связаны с выходами преобразователя коднапряжение и второго блока интегрирова-. ния, выход аналогового сумматора связан. с выходной клеммой, выход преобразователя напряжения в ток через первый

943672 кпочовой элемент связан со входом первого бпока интегрирования, первый Bbl— вод второго кпючевого элемента соединен со входом первого блока интегрироваш.я, а вход синхронизации регистра памяти„ вход сброса первого блока интегрирования и вход управпения второго бпока интегрирования. подключены к соответствуюшим выходам блока управпения (1.

Недостатком этого устройства явпя- 1р ется невысокая точность.

Цепью изобретения явпяется повышение точности.

Поставпенная цепь достигается тем, что источник капиброванных напряжений, содержаший регистр памяти, преобразователь код-напряжение, аналоговый сумматор, преобразователь кода во временной интервал, опорный эпемент, преобразователь напряжения в ток, блок управпения, два ключевых эпемента, поспедоватепьно вкпюченные первый и второй бпоки интегрирования, в котором входная клемма связана со входом регистра памяти, первый и второй выходы поспеднего подкпючены соответственно ко входу преобразователя код-напряжение и входу преобра зоватепя кода во временной интервап, первый и второй входы аналогового сумматора соотгетственно связаны с выходами преобразоватепя код-напряжение и второго бпока интегрирования, выход анапогового сумматора связан с выходной кпеммой, выход преобразователя напря35 жения в ток через первый кшочевой эпемент связан со входом первого бпока интегрирования, первый вывод второго кпючевого эпемента соединен со входом первого блока интегрирования, а вход синхро4О низации регистра памяти, вход сброса первого блока интегрирования и вход управления второго бпока интегрирования подключены к соответствуюшим выходам бпока управпения, введены два коммута45 тора, второй преобразователь напряжения в ток и матричный коммутатор, причем первый вход первого коммутатора и второй вход второго коммутатора связаны с выходом устройства, второй вход перво го коммутатора и первый вход второго

50 коммутатора подкпючены к выходу опорного элемента, входы первого и второго преобразователей напряжения в ток ссединены с выходом соответствуюшего коммутатора, выход второго преобразоватепя напряжения в ток соединен со вторым выводом соответствуюшего кпючевого эпемента, первый и второй входы матричного коммутатора соединены соответственно с допопнитепьнь1м выходом бпока управпения и выходом преобразоватепя кода во временной интервал, первый и второй выходы матричного коммутатора связаны с управпяюшим входом соответствуюшего ключевого эпемента, а вход управпения матричного коммутатора, объединенные первые входы управления первого и второго коммутаторов и объединенные вторые входы управпения данных коммутаторов подключены к соответствуюшим дополнитепьным выходам бпока управления.

D,àëüíåéøåå повышение точности управляемого источника напряжений обеспечивается уменьшением составпяюшей погрешности устройства, обусловленной сдвигом нупя преобразоватепя напряжения в ток, Поставленная це пь дости гае тся также тем, что в источник капиброванных напряжений дополнительно введены тре,ий и четвертый коммутаторы, преобразователи напряжения в ток допопнитепьно оборудованы инверсными входами, а второй блок интегрирования снабжен входом изменения направпения интегрирования, причем первый вход третьего коммутатора объединен со вторым входом четвертого коммутатора и связан с выходной клеммой, второй вход третьего коммутатора объединен с первым входом четвертого коммутатора и связан с выходом блока опорного напряжсния, выходы третьего и четвертого коммутаторов соответственно связаны с инверс1п ми входами первого и второго преобразователей напряжения в ток, а вход изменения направления интегрирования второго бпока интегрирования, объединенные первые входы управпения и объединенные вторые входы управпения третьего и четвертого коммутаторов подкпючены к соответствуюшим допопните пьным выходам блока управления.

Повышение точности также может производиться за счет введения допопнитепьных тактов интегрирования выходных сигнапов преобразоватепей напряжения в ток и вычитания результатов интегрирования из резупьтата интегрирования в

p86o IHx тактах, Поставленная цель достигается и тем, что в источнике капиброванных напряжений первый и второй коммутаторы допопнитепьно оборудованы третьими входами и третьими входами управления, а вто72 6

На фиг. 1 и 2 приведены соответственно структурная схема устройства, поясняющие его работу временные диаграммы; на фиг. 3 и 4 — структурная схема и временные диаграммы устройства, в котором устранена погрешность, обусповпенная сдвигами нупя преобразоватепей напряжения в ток; на фиг. 6 и 6 — возможные выполнения структурной схемы устройства, в котором повышение точности обеспечивается за счет допопнитеш,ных тактов интегрирования; на фиг. 7 — вариант выпопнения второго блока интегрирования, позволяший устранить пупьсации на выходе устройства при изменении направпения интегрирования; на фиг. 8— вариант выпопнения первого бпока интегрирования, позволящий повысить быстродействие управпяемого источника напря же ни Й.

Управляемый источник напряжений содержит регистр памяти 1, преобразоватепь код-напряжение 2, анапоговый сумматор 3, преобразоватепь кода во временной интервал 4, первый и второй блоки интегрирования 5 и 6 соответственно, блок управпения 7, первый и .второй ключевые эпементы 8 и 9 соответственно, опорный эпемент 10, первый и второй преобразоватепи напряжения в ток 11. и

12 соответственно, первый и второй коммутаторы 1 3 и 1 4 соответственно и матричный коммутатор 16.

Вари ант устройства, с тру к тури ая схема которого приведена на фиг. 3, допопнитепьно содержит третий и четвертый коммутаторы 16 и 17 соответственно.

Другой вариант устройства, структурная схема которого показана на фиг. 6, дополнительно содержит первый и второй дополнительные источники напряжения

18 и 19 соответственно.

Возможным BapHQHTOM выпопнения блока 6 явпяется приведенное на фиг. 7 совместное включение входного кпюча 20, интегрирующего усипитепя 21 со входом изменения направления интегрирования и аналогового запоминающего устройства

22, Возможным вариантом выпопнения блока 5 является приведенное на фиг, 8 последовательное включение интегрирующего усилителя 23 со BxolloM сброса и аналогового запоминающего устройства 24, ника производится за счет устранения пульсаций на выходе второго блока ин- l5 тегрирования при изменении направпения интегрирования данного бпока.

Это достигается тем, что в источнике капиброванных напряжений второй бпок 20 интегрирования оборудован допопнитепьным входом считывания результата интегрирования, соединенным с соответствующим выходом бпока управпения, и выпопнсн в виде последовательного вкпюче- Б ния входного кпюча, интегрирующего усилителя со входом изменения направления интегрирования и анапогового запоминающего устройства, причем вход считывания результата интегрирования данного бпока связан со входом синхронизации анапогового запоминающего устройства, а вход управпения и вход изменения направпения интегрирования бпока соединены соответственно со входом управпения

35 входного ключа и входом изменения направпения интегрирования интегрирующего усипитепя.

Повышение быстродействия устройства

40 обеспечивается путем сокращения дпитепьности цикла за счет частичного совмещения во времени операций, реапизуемых первым и вторым бпоками интегрирования.

Это достигается тем, что в управпя45 емом источнике напряжений первый блок интегрирования оборудован дополнитепьным входом считывания результата интегрирования, соединенным с соответствующим выходом блока управпения и вы50 полнен в виде последовательного вкпючения интегрирующего усипитепя со входом сброса и аналогового запоминающего устройства, причем вход считывания резупьтата интегрирования данного бпока связан со входом синхронизации анапогового

55 запоминающего устройства, а вход сброса блока соединен с соответствующим входом интегрирующего усилителя.

Устройство работает спедуюшим образом.

По команде бпока 7 входной код переписывается в регистр 1, при этом на выходе преобразователя 2 устанавпивает5 9436 рой бпок интегрирования снабжен входом изменения наиравпения интегрирования, причем третий вход каждого коммутатора связа«с выходом соответствующего дополнительного источника напряжения ипи с шиной нулевого потенциапа, а объединенные третьи входы у«равнения коммутаторов и вход изменения направпения интегрирования второго бпока интегрирования подкпючены к соответствующим 10 допопнитепьным выходам бпока управления, Дальнейшее повышение точности источ30 где С вЂ” емкость интегрирующего конденденсатора блока 5. ся пропорциональное данному ходу напряжение Е. Выходное напряжение сумматора 3 в произвольный момент времени оп» ределяется выражением

U, „„(4)=41Å„ Ì О, l<), () где U<(e) — напряжение на выходе блока 6; — коэффициенты передачи сум1 10 матора 3 по соответствующим входам.

Процесс установления выходного напряжения устройства носит итерационный характер и осуществляется в течение

GHKBoB, а определение блоком 5 в каждом цикле алгебраической суммы результатов интегрирования опорного и входного сигналов занимает два такта. В начале

s -го цикла блок управления 7 производит сброс блока 5.,Иалее в начале первого такта данного цикла блок 7 через коммутатор 13 подключает вход преобра. зователя 1 1 к выходу устройства р через коммутатор 14 — вход преобразователя

12 к выходу блока 10. На выходах пре25 образователей 11 и 12 устанавливаются токи, пропорциональные выходному

U@

3 =50 fi-4J и 3 =S Е где 9„ и б 1 — крутизна преобразователя

11 и 12 соответственцо, причем Sq=

=B(1+6"), Ioj I <с1. Йо окончании интервала, достаточного для завершения переходных 35 процессов в преобразователях 11 и 12 блоком 7, выдается сигнал управления матричному коммутатору 15, по которому последний подключает управляющий

40 ,вход элемента 8 к дополнительному выходу блока 7, а управляющий вход ключевого элемента 9 — к выходу преобразователя,в результате данных подключений элемент 8 замыкается на время

ТfL замкнутое состояние элемента 8 в первом такте условно показано на на фиг. 2,а, а элемент 9 периодичес. ки включается с помощью управляющей последовательности иэ Pj7 равномерно рас".тавленных временных интервалов длительности т /e (на диаграмме 01 ). Ванная 11 последовательность интервалов вырабатывается преобразователем 4 и предназна-, чена для широтна-импульсной модуляции выходного тока преобразователя 11.Формируемые таким путем импульсы тока поступают на вход блока 5 и одновременно с ними на вход блока в течение интерва672 8 ла длительности Т/7 подается выхсдной ток преобразователя 12. Алгебраическая сумма токов интегрируется блоком 5, а результат интегрирования в конце первого такта фиксируется в данном блоке (процесс интегрирования показан ломаной

<3 ).

В начале второго такта 7 с помощью коммутатора 13 обеспечивается отклонение входа преобразователя 11 от выхода устройства и подключение к выходу блока 10, аналогично коммутатором 14 отключается вход преобразователя 12 от выхода блока 10 и подключается к выходу управляемого источника напряжений. На выходах преобразователей 11 н

12 устанавливаются соответствующие входные сигналы тока Л,1=616„2 1= 1 1@,л(1-

,.ходу элемента 9, В результате данных операций элемент 8 периодически включается последовательностью управляющих временных интервалов длительности х/ T (на диаграмме данная последовательность с14 ), а элемент 9 замыкается на время ТЙ (на диаграмме <1 ). Аналогично первому такту алгебраическая сумма постоянного и импульсного токов преобразователей 12 и 11 интегрируется блоком 5 (процесс интегрирования показан

Ф ломаной с 1, ) и суммируется в блоке с результатом первого такта, Выходное напряжение блока 5 по окончании второго такта

И т„ee „

U„fi)= 3 + " х т

И -+ -- .рз

7 Tx T

2с

) Вью И) Последующая работа устройства аналогична работе известного устройства, выходное напряжение блока 5 интегрируется в течении временного интервала длительности TO блоком 6 (процесс интегрирования показан кривой 0> ), выполняющим функции накапливающего сумматора поправок, а выходной сигнал блока 6 воспринимается сумматором 3 в качестве поправки данного цикла. К кон9 9 цу цикла выходное напряжение блока 6 достигает величины

0 gl 3=0 (-(3+ у,.

1 где — постоянная времени интегрирования блока 6, а на выходе сумматора

3 в соответствии с (1) формируется выходной сигнал устройства где () Ы„ о)=М„ „ 1 0 (0)- исходное значение сигнала на выходе сумматора 3.

Аналогично известному потребуем выполнения условия

43672

10 ответственно. В дальнейшем в течение первого такта матричным коммутатором

15 обеспечиватся одновременная выдача на управляющий вход элемента 8 непре5 рывного интервапа длительности Т/4 (кривая Ь„) л на управляющий вход элемента

9 последовательности из 8/4 интервалов длительности Тх/к преобразователя 4 (на диаграмлTe Ь,1 ). Алгебраическая сумма сигналов, формируемых из выходных токов преобразователей 11 и 12 элементами 8 и 9, интегрируется блоком 5 (изменение выходного сигнала блока 5 показано Ь ) и фиксируется блоком.

Выходное напряжение блока 5 при этом о,„И= „", (и „„(-17 е)."" (E Е,,(ь) 1< — Я, (1i — д ) LTTo

СС9 1 р о р оды преобразователей 11 и 12 подключан.тся

25 коммутаторами 13 и 14 к выходам соответственно блоков 10 и 3 матричных коммутаторов 15, обеспечивается выдача последовательности интервалов преобразователя 4 на управляющий вход эпе5п мента 8 (кривая Ь, ), а непрерывного интервала блока 7 на управляющий вход элемента 9 (на диаграмме o ). Результат интегрирования блоком 5 алгебраической суммы непрерывного и импульсного токовых сигналов суммируется в блоке с величиной Uq L>3 и к концу второго такта достигает величины

Предлагается вариант управляемого источника напряжения, структурная схема которого дана на фиг. 3. B каждом цикле данного устройства процесс интегрирования блоком 5 алгебраической суммы токовых сигналов, соответствующих выходному и опорному напряжениям, занимает четыре такта. Перед началом первого такта сбрасывается блок 5 и даt лее прямые входы преобразователей 11 и 12 через коммутаторы 13 и 14 подкшочаются к выходам блоков 3 и 10 сои тогда выходное напряжение устройства сходится в течение нескольких циклов к установившемуся значению

I — õ "(я

- 3CT

В данном управляемом источнике напряжений благодаря одновременному интегрированию алгебраической суммы двух токовых сигналов, представляющих опорное и выходное напряжения источника, обеспечивается уменьшение заряда интегрирующего конденсатора первого блока интегрирования, и следовательно, аналогично известному снижается влияние эффекта абсорбции на линейность выходной характеристики устройства в цепом.

Однако в отличие от известного выходное напряжение данного устройства (5 ) не зависит от крутизны преобразователей напряжения в ток и определяется лишь опорным сигналом (напряжением) и отношением длительности временных интервалов. ! где и 0 — приведенные ко входам преобразователей 11 и 12 напряжения сдвига нуля.

В начале вто or такта п ямые вх

fu b)=u И вЂ” тЬ -" + 4 С х +g1 1 %У 15 = 1 " выл Р-1)+ T» E) +

S 0 +ST1 g

+ — — —. -(т т„) (т) (отклик блока 5 на алгебраическую сумму токовых сигналов во втором такте показан на диаграмме кривой bb ).

В течение интервала длительности Т

0 выходное напряжение блока 5 0@ail остается неизменным (кривая Ь- ) и интегрируется блоком 6, имеющим постоянную времени i y (процесс интегрирования по55 казан кривой ЬЕ ). При этом включено условно положительное направление интегрирования, обеспечиваемое, например, соответствующим включением выводов на72

11 9436 копительного конденсатора. Результат данного интегрирования

То „D)= P- .„u ),

5 где О (т- т "} — напряжение на накопительном конденсаторе блока 6 к концу предыдушего цикла, фиксируется накопительным конденсатором блока.

В начале третьего такта сбрасывается блок 5, и далее инверсные входы преобразователей 11 и 12 подключаются коммутаторами 16 и 17 к выходам блоков 3 и 10, аналогично первому такту на управляющие входы элементов 8 и 9 выдаются соответственно выходные сигналы блоков 7 и 4 (по диаграмме и ()}О ). Изменение выходного сигнала блока 5 в данной части такта показано на диаграмме кривой ф,).),а результат ин- о тегрирования фиксируется блоком в виде напряжения ц()", (щ (1 1)+61)+ T(-еФдД (g) .В четвертом такте инверсные входы преобразователей 11 и 12 подключаются коммутаторами 16 и 17 к выходам соответственно блоков 10 и 3, в дальнейшем с помошью матричного коммутатора 15 выдается, как и во втором так- З() те, аналогичная комбинация управляюших сигналов для элементов 8 и 9 (соответственно Ь,),1 и Ь1 ), а выходное напряжение блока 5 изменяется, как. показано на диаграмме, кривой Ь.}4 и к мс 35 менту завершения интегрирования достигает величинь3)

>(pP)=Up(<)+ — Tf- (;-1)+8 . 4С Т (Е e )=- q, P "ÜÜâÌ Щ+

В с„+5 Е (Т Т„}. (10) 45

В оставшейся части такта блок 7 задает блоку 6 режим соответствующий условно отрицательному направлению интегрирования (например, переключением выводов накопительного конденсатора в состояние противоположное исходному) и в результате данной операции выходное напряжение блока меняет знак (на диаграММе показано b

6 достигает уровнй

Т, 0 (1) =- Ц (1)+ ф- 0 (Ц =-0 (1-1)+

+ fu И-u () =-о fi- )- —" ч 14 ь 1

iт, (ТО„,„(-1). Т, Ef (., 1

В заключительной части цикла блоком

7 вырабатывается сигнал возвращения направления интегрирования и исходное (повторного переключения полярности накопительного конденсатора в блоке 6 ) в результате данной операции выходное напряжение блока 6 меняет полярность . а противоположную (переходный процесс аллюстрируется кривой Ь.}.) ) и к концу цикла имеет вид

\

U (<)=-0Т ()=0 (- )с — "Tä(ÒU (1-ф

" 2 и является поправкой к выходному напряжению аналогового сумматора. Из последнего выражения нетрудно определить установившееся значение выходного сигнала устройства, которое совпадает с выражением (5), полученным для идеализированного устройства, и очевидно, не зависит от нестабильных величин сдвига нуля преобразователей напряжения в ток.

Другой усовершенствованный вариант устройства, в котором с целью уменьшения погрешности, обусловленной сдвигом нуля преобразователей 11 и 12, первый и второй коммутаторы дополнительно оборудованы третьими входами, а блок 5 входом изменения направления интегрирования, а третьи входы коммутаторов 13 и 14 связаны с шиной нулевого потенциала или с выходом соответствуюшего дополнительного источника напряжения 18 и 19.

Рассмотрим работу варианта данного устройства (фиг. 5), в, котором третьи входы коммутаторов 13 и 14 связаны с шиной нулевого потенциала, Подобно предыдушему варианту процесс формирования выходного напряжения блока 6 занимает четыре такта, во время первых двух тактов полностью воспроизводится вся совокупность операций, составляющая данные такта рассмотренного устройства, единственное отличие состоит в том, что для формирования сигналов управления ключевыми элементами количество временных интервалов в каждой последова672 l4 ся блоком 6, и результат интегрирования имеет вид аналогичный (1 1 ).

91

u„(i)= — Е т+ — e т (и) к с "

В четвертом такте блоком 7, как и во втором такте, обеспечивается выдача одиночного управляющего интервала

35 длительности на управляющий вход элемента 9, а на управляющий вход элемента 8 — укаэанной ранее последовательности преобразователя 4. В результате интегрирования входных сигналов блока 5

40 напряжение на выходе последнего имеет вид

В оставшейся части четвертого такта

50 на вход изменения направления интегрирования блока 6 поступает команда бло-. ка 7, по которой, как и в рассмотренном ранее устройстве, выходное напряжение блока 6 меняет полярность на противоположную, далее на вход управления блока 6 поступает управляющий интервал длительности Т0, в течение которого выходное напряжение блока 5 интегрируеттельности и длительность одиночного интервала увеличены по сравненияю с данным устройством вдвое. B результате к концу второго такта на выходе блока 5 формируется напряжение 5

& В 1 И=, (То,„(1-1рт„ )

s„c„s c — (Т Тк), (1 ( а выходное напряжение блока 6 после интегрирования данной величины приобретает вид аналогичный (8). Перед началом третьего такта блоком 7 производится сброс блока 5 и подключение с помощью коммутаторов 13 и 14 входов преобразователей 11 и 12 к шине нулевого потенциала на всю оставшуюся часть цикла.

Далее, аналогично первому такту, на управляющий вход элемента 8 блоком 7 20 через коммутатор 15 выдается одиночный интервал длительности T/g а на управляющий вход элемента 9 — последовательность преобразователя 4, содержащая Ещ интервалов длительности QO. На 25 выходе блока 5 при этом формируется напряжение lC

s

То ц (1)--ц„ ) 0 ()- " 1 Ф lg

)4 1 1 )0 (ь) Ь

В оставшейся части цикла блоком 7 вырабатывается сигнал повторного изменения направления интегрирования (полярности накопительного конденсатора) блока 6, в результате которого выходнс(й сигнал блока меняет знак и к концу цикла принимает вид (12).

Таким образом, к концу цикла выходной сигнал блока 6, как и в рассмотренном ранее управляемом источнике напряжений, не зависит от нестабильных сдвигов нуля преобразователей 1 1 и 1 2,однако по сравнению с предыдущим вариантом данное устройство обеспечивает коррекцию данной составляющей погрешности управляемого источника напряжения более простым средством.

Рассмотрим работу другого варианта данного устройства (фиг. 6), в котором третьи входы коммутаторов 13 и 1 4 связаны с выходом соответствующего источника напряжения 18 и 19.

Как и в рассмотренном предыдущем варианте, формирование выходного напряжения блока 6 занимает в данном устройстве четыре такта, во время которых вырабывается точно такая же как и в указанном варианте совокупность управляющих сигналов. Специфика данного устройства в том, что в третьем и четвертом тактах в блоке 5 одновременно с интегрированием сдвига нуля преобразователей 11 и 12 производится интегриро-, вание соответствующей дополнительной составляющей, пропорциональной выходному напряжению источников 18 и 19 и предназначенной для компенсации ошибки, обусловленной неидеальным формированием импульсов тока элементами 8 и 9.

Используя прежние обозначения, попучают, аналогично предыдущему варианту, выражение для выходного сигнала блока

5 к концу второго такта „и= „иф(,„,„(-«, + — (Т дТ«)(Е+Ц ТБ <„(-1)+

16 снабжен входом считывания результата интегрирования,выполнен в виде совместного включения входного ключа 20, интегрируюшего усили те ля 2 ) и аналогового запоминаюшего устройства 22.

Указанное выполнение блока 6 обеспечивает интегрирование и суммирование результатов отдельных тактов с помошью элементов 20 и 21, а выдачу результата суммирования в конце цикла — посредством переписи выходного напряжения усилителя 21 в устройство 22. Такое выполнение блока 6 позволяет развязать его выход с выходом усилителя 21 и благодаря этому устранить пульсации на выходе блока, обусловленные переходными процессами, ac)IDBHo показанными HB диаграммах кривыми вида и Ь,(..

Зля сокрашения длительности цикла первый блок интегрирования выполнен в виде последовательного включения интегрирующего усилителя 23 со входом сброса и аналогового запоминающего устройства 24, (1остоинство данного выполнения заключается в том, что оно позволяет совместить во времени операции интегрирования блоком 6 выходного напряжения блока 5 и операции интегрирования блоком 5 алгебраической суммьI тока. Работа блока 5 в составе данного варианта заключается в периодическом сбросе интегрирующего усилителя 23, интегрировании им алгебраической суммы токов, соответствующих определенному такту и переписи результата (выходного напряжения усилителя 23) в устройство 24.

Повышение быстродействия обеспечивается в указанном варианте одновременным выполнением операций интегрирования блоками 5 и 6 (так, например, в устройстве (фиг. 3) этим разнесенным во времени операциям соответствуют кривые Ъ g и Ь„„). Указанное совмещение операций оказывается возможным благодаря тому, что устройство 24 выполняет функции буферного запоминающего устройства, обеспечивающего выдачу постоянного напряжения на вход блока 6.

Таким образом, предлагаемое устройство сохраняет присущую известному высокую линейность выходной характеристики, обеспечиваемую параллельным интегрированием токов, соответствующих выходному и опорному сигналам, одновременно позволяет устранить влияние ряда нестабильных величин на выходной сигнал управляемого источника напряжения.

15 943672 Д+ 2 2

iTхE i

1С (Т+ ТХ)+ „(Е О„),0Т)(+52(Еi Р2) ТХ lC (() где Т и Т„- ошибки формирования прямоугольных импульсов, обусловленные инерциопностью элементов 8 и 9 соответственно.

Обозначив L) и Ок2выходное напряже10 ние источников 18 и 19, получают аналогичные выражения для третьего и четвертого тактов 1()= —,T(U« (, —,(т«.,«т«)q (s> ц (1)"-д„ () Гт (UK ФМФЕ т«Флт«„)д

20 )4+ м2 Т

«) qc (« "«, %" « I

%2 «5 Т)(«1Р 2 91 Ь (Х„ „

Подставив (17) и (19) в (16), попучают выражение для выходного сигнала блока 6 к концу цикла то

U<(«)=0<(0<)+ — (0„«(Ц- о„«() =

=0 (-1) тд(тО,«(-1) -т«е)+ т, (s„(EaT« -U«Tj+5 (EDT« -U«T)I з«

)(2,0)

Поскольку погрешности формирования

ЬТ)(„и лТ)(2 постоянны и характеризуют свойства конкретного ключевого элемен- 40 та, то их влияние может быть скомпенсировано предварительной регулировкой выходного напряжения соответствующего источника 18 и 19, т. е.

ЕаТх1 Е лТх

Т l Т

Обеспечив (21), получают, что выходное напряжение блока 6 к концу цикла, а следовательно, и выходное напряжение

50 устройства не зависят от неидеального формирования импульсов тока ключевыми элементами и от величин сдвига нуля

« преобразователей 11 и 12, что вьтодно отличает данный вариант от рассмотрен55 ных ранее. .Бля устранения пульсаций, вызванных изменением направления интегрирования второго блока интегрирования, последний

943 .)

19 данного блока связан с входом синхронизации аналогового запоминающего устройства, а вход управления и вход изменения направления интегрирования бпока соединены соответственно с входом управления входного ключа и входом изменения налравпения интегрирования интегрирующего усилителя.

5. Источник по пп. 2 и 3, о т л и— ч а ю ш и и с я тем, что, с цепью уве- 1О личения быстродействия, первый бпок интегрирования оборудован дополнительным входом считывания результата интегрирования, соединенным с соответствующим выходом бпока управления, и выпоп- t5 нен в виде последовательного включения интегрирующего усилителя с входом сбром2

20 са и аналогового запоминающего устройства, причем вход считывания резупьтата интегрирования данного бпока связан с входом синхронизации анапогового запоминающего устройства, а вход сброса блока соединен с соответствующим входом интегрирующего усилителя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство С(-СР заявке Ne 2744404/24-07, кл. (» 05 F 1/44, 1979.

2. Авторское свидетельство СССР по заявке N 2942653/24-07, кл. (05 Р 1/44, 21.08.80.

17 94З672

+0рмула изобретения .н

1.. Источник калиброванных напряжений, содержащий регистр памяти, преобраэова10

55 тель код-напряжение, аналоговый сумматор, преобразователь кода во временной интервал, опорный элемент, преобразователь напряжения в ток, блок управления, два кшочевых элемента, последовательно включенные первый и второй блоки интегрирования, при этом входная клемма

1 связана с входом регистра памяти, первый и второй выходы последнего подкшочены соответственно к axoRy преобразователя код-напряжение и входу преобразователя кода во временной интервал, первый и второй входы аналогового сумматора соответственно связаны с выходами преобразователя код-напряжение и второго блока интегрирования, выход аналогового сумматора связан с выходной клеммой, выход, преобразователя напряжения в ток через первый ключевой элемент связан с входом первого блока интегрирования, первый вывод второго кшочевого элемента соединен с входом первого блока интегрирования, а вход синхронизаций регистра памяти, вход сброса первого блока интегрирования и вход управления второго блока интегрирования подключены к соответствующим выходам блока управления, о т л и ч а ю ш и й— с я тем, что, с целью повышения точности, в него введены два коммутатора, второй преобразователь напряжения в ток и матричный коммутатор, причем первый вход первого коммутатора и второй вход второго коммутатора связаны с выходной клеммой, второй вход первого коммутатора и первый вход второго коммутатора подключены к выходу опорного элемента, входы первого и второго преобразователей напряжения в ток соединены с выходом соответствующего коммутатора, выход второго преобразователя напряжения в ток соединен с вторым выводом соответствующего ключевого элемента, первый и второй входы матричного коммутатора соединены соответственно с дополнительным выходом блока управления и выходом преобразователя кода во временной интервал, первый и второй выходы матричного коммутатора связаны с управляющим входом соответствующего кшочевого элемента, а вход управления матричного коммутатора, объединенные первые входы управления первого и второго коммутаторов и объеди.30

50 енные вторые входы управления данных. коммутаторов подключены к соответству— ющим дополнительным выходам бпока управле ния.

2 И

Источник пои. 1, от ли ч аю— ш и и с я тем, что в него введены ðe» ! тий и четвертый коммутаторы, а преобразователи напряжений в ток дополнитеш; но снабжены инверсными входами, и вто- рой блок интегрирования снабжен входом изменения направления интегрирования, причем первый вход третьего коммутато- ра объединен с вторым входом четвертого коммутатора и связан с выходной клеммой, второй вход третьего коммутатора объединен с первым входом четвертого коммутатора и связан с выходом опорного элемента, выход третьего и четвертого коммутаторов соответственно связаны с инверсными входами первого и второго преобразователей напряжения в ток, а вход изменения направления интегрирования второго блока интегрирования, объединенные первые входы управления и объединенные вторые входы управления третьего и четвертого коммутаторов подключены к соответствующим дополнительным выходам блока управления.

3, Источникпоп. 1, отличаюю шийся тем, что первый и второй коммутаторы дополнительно оборудованы третьими входами и третьими входами управления, а второй блок интегрирования снабжен входом изменения направления интегрирования, причем третий вход каждого коммутатора связан с выходом соответствующего введенного источника напряжения или с шиной нулевого потенциала, а объединенные третьи входы управления коммутаторов и вход изменения направления интегрирования второго блока интегрирования подключены к соответствующим дополнительным выходам блока управления, 4. Источник по пп, 2 и 8, о т л ич а ю шийся тем, что, с целью устранения пульсаций при изменении направления интегрирования второго блока интегрирования, данный блок оборудован дополнительным входом считывания результата интегрирования, соединенным с соответствушим выходом блока управления, и выполнен в виде, последовательно включенного входного кшоча, интегрирующего усилителя с входом изменения направления интегрирования и аналогового запоминающего устройства, причем вход считывания результата интегрирования

943672

Составитепь С, Чернышева

Редактор Л. Повхан Техред М,Над Корректор М, немчик

Заказ 5531 Тираж 914 Подписное

ВНИИПИ Государственного комитета СССР по депам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиан ППП "Патент", г. Ужгород, ун. Проектная, 4