Устройство для управления памятью

 

{72) АвторЬ|

«зебретевия

В. Г. Сташков, И. В. Бурковский и Я. М.- Будовский (7!) Звявятедь (54) УСТРОЙСТВО. ДЛЯ УПРАВЛЕНИЯ ПАМЯТЫО шин 11).

Изобретение относится к цифровой вычислительной технике и может быть использовано в устройствах для управ.ления памятью в цифровых вычислительных управляющих системах.

Известны устройства для управления памятью команд, расположенных в постоянных запоминающих блоках цифровых вычислительных управляющих маЭто устройство содержит постоянный блок памяти и блок полупостоянной памяти. На этапе отладки программ блок полупостоянной памяти замещает один из блоков постоянной памяти, т.е. информация, записанная в блоке постоянной памяти в определенном положении коммутатора замещается содержимым блока полупостоянной памяти.

Точность указания массивов замещения в данном устройстве определяется разрядностью регистра и, в ряде случаев является недостаточной.

Наиболее близким по технической сущности является устройство отладки программ для постоянного запоминающего устройства, содержащее запоминающий блок без разрушения информации, первые входы которого подключены к выходам распределителя, первый вход которого через блок управления соединен с шиной обращения, подключенной на вход постоянного блока памяти, вторые входы которого связаны со вторыми входами запоминающего блока без разрушения информации и через блок формирования адреса - с адресными шинами, подключенными через блок формирования адреса участка - со вторыми входами распределителя, третьи входы которого соединены с блоком регистров установки (РУ) . Кроме того, устройство содержит блок ввода-вывода связанный с выходами постоянного блока памяти, блока памяти без разрушения информации. В данном устройстве выбор массивов замещения, т.е.

94372 точность указания массивов информаI ций за счет применения блока регист; ров установки повышается, поскольку массив запоминающего блока без разрушения информации разбивается на участки по количеству регистров установки и каждый участок адресуется самостоятельно.

Однако при отладке программ задач

ЭВМ точность указания массивов инфор- ив мации, обеспечиваемая данныи устрой". ством, является недостаточной. Процесс записи информации в запоминающий блок паияти без разрушения информации осуществляется s два этапа. На первом этапе производится его заполнение массивами исходной информации.

На втором этапе, выполняется корректировка записанной информации. Учитывая то, что на заклочительном этапе . 2в отладки программ корректуры носят одиночный характер на фоне массивов отлаженной информации, замещение информации большиии массиваии является нецелесообразным.

Целью изобретения является повышение точности подмены зон блоков постоянной памяти зонами запоминающего блока без разрушения информации. зе

Поставленная цель достигается теи что в устройство для управления памятью, содержащее блок сравнения, блок постоянной памяти, первый и второй блоки Формирования адреса регистр и блок вывода, причеи выход блока вывода является выходои устройства, адресный вход устройства соединен со входаии первого и второго блоков формирования адреса, выход первого блока формирования адреса соединен4 с первыми входаии памяти и блока постоянной памяти, управляющий вход устройства соединен.со вторыи входои блока постоянной памяти и с первым входом блока сравнения, выход кото- 45 рого соединен со вторыи входом памяти, выход второго блока фориирования адреса соединен с третьим входои блока постоянной .памяти и со вторыи входом блока сравнения, третий вход которого соединен с выходом регистра, введены первый, второй, третий и четвертый элементы И, триггер, одноразрядный блок памяти и элемент задержки, причем выход первого блока форми- 55 рования адреса и выход блока сравнения соединены соответственно с первым и вторым входаии одноразрядного бло6 4 ка памяти, выход которого соединен с первым входом триггера, выход памяти соединен с первыми входами первого элемента И, выход которого соединен с первым входом блока вывода, второй вход которого соединен с выходом второго элемента И, выход блока постоянной памяти соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего элемента И, тактовый вход устроист- ва соединен с первыми входами третьего и четвертого элементов И, и со входом элемента задержки, выход которого соединен со вторым входом триггера; первый и второй выходы которого соединены соответственно со, вторыми входами третьего и четвертого элементов И, выход четвертого элемента И соединен со вторым входом nepeoro элемента И.

Блок-схема устройства для управления памятью представлена на чертеже.

Устройство содержит память 1, вторые входы которой подклочены к выхо" ду блэка сравнения 2, выход 3 устройства, вход блока 2 сравнения соединен с управляющим входом 4 устройства и со вторым входои блока 5 постоянной памяти, второй вход которого связан со вторыми входами памяти 1 и через блок б фориирования адреса - с адресным входои 7 устройетва, подключенным через второй блок 8 формирования адреса - с вторыми входами блока 2 сра-, внения, третьи входы которого соединены с выходом регистра Я. Первые и вторые входы одноразрядного блока 10 памяти соединены с соотеетствующиии входами памяти 1, третий элемент И 11 первый вход которого соединен с тактовым входои I2 устройства, первый и второй элементы И 13 и 14 соответст-, венно, причеи первый вход первого элемента И 13 подклочен к выходам памяти 1, а выход - к первому входу блока 15 выхода. Первый вход второго элемента И !4 связан с выходом блока 5, а выход второго элемейта И 14 - со вторым входом блока 15. Выход одно разрядного блока памяти 1О соединен с первым входом триггера 16, второй вход которого соединен с выходом элемента 17 задержки, четвертого элемента И 18. Вход элемента 17, первые входы третьего элемента И 11 и четвертого элемента И 18 связаны с тактовым входом устройства.

Устройство работает следующим образом.

726 6

° Спустя некоторое время, определяемое

Ьременем прохождения тактового сигнала через элемент задержки 17, триггер

16 устанавливается в исходное состоя% ние. Таким образом, в данном устрой;.. стве с помощью регистра 9 и блока 2 сравнения указываются массивы, в которых производится замещение информации блока 5 информацией, записанной

1 в памяти 1, а содержимое блока 10 указывает по каким именно адресам будет произведено замещение. Следовательно, в данном устройстве указание информа" ции осуществляется с точностью до

S одного адреса.

Предлагаемое устройство по сравнению с известньии повышает эффективность использования запоминающих блоков без разрушения информации, что приводит к сокращенио необходимых при отладке объемов памяти дан- ного типа. Кроме того, сокращается суммарное время записи информации в памяти 1, что приводит к повышению производительности и сокращению сроков отладочных работ.

Формула изобретения

На адресном входе 7 устройства из ЭВИ в блок 6 и блок 8 поступает код адреса, который фиксируется в этих блоках. С выхода блока 6 код адреса поступает на входы памяти 1, одноразрядного блока 10 памяти и блока 5. С выхода блока 8 старшие разряды адреса поступают в блок 5 и в блок

2 сравнения, где они сравниваются с кодами, установленными на регистре

9. При появлении на управляющем входе устройства 4 сигнала опроса блок произведет считывайие информации, которая в виде потенциального кода поступает на. входы второго элемента

И 14. Если код, установленный в блоке 8, не совпадает с содержимым из регистра 9, то сигнал, поступающий на вход блока 2 с входа 4, не проходит на выход блока 2. Таким образом, ze обращение к памяти 1 и одноразрядному блоку 10 не производится, исходное (нулевое) состояние триггера 16 не меняется. В этом случае тактовый импульс, поступающий по тактовому 3$ входу 12 проходит через третий элемент И 17 на опрос второго элемента

И 14. Через элемент И 18 тактовый импульс не проходит. В результате этого, информация, -считанная. из бло- зе ка 5, поступает через элемент И 14 и блок 15 на выход 3 устройства.

Если код, установленный в блоке 8 совпадает с содержимым регистра 9, то вместе с опросом блока 5 происхо35 дит опрос памяти I. и одноразрядного блока 10 памяти. Информация, считанная мз памяти 1 поступает на вход элемента 13 в виде потенциального кода.

Одноразрядный блок 10 памяти пред4в ставляет собой одноразрядное запоминающее устройство, где хранится информация, управляющая работой триггера 16. Если по опрошенному адресу на блоке 10 записан "0", то триггер

16 не изменяет своего состояния. В

45 этом случае тактовый импульс со входа 12 через элемент И 11 поступает в элемент И 14 и на выходе 3 также появляется информация, считанная из блока 5.

Если при опросе второго блока 10 считан сигнал "1", то триггер 16 перейдет в единичное состояние. В результате этого, тактовый импульс со входа 12 через элемент И 18 пе.рейдет в элемент 13 и на выходе 3 через элемент И 13 и блок 15 поступает информация, считанная из памяти.

Устройство для управления памятью, содержащее блок сравнения, блок постоянной памяти, первый и второй блоки формирования адреса, регистр и блок вывода, причем выход блока вывода является выходом устройства, адресный вход устройства соединен со входами первого и второго блоков формирования адреса, выход первого блока формиро вания адреса соединен с первьии входами памяти и блока постоянной памя" ти, управляющий вход устройства соединен со вторьи входом блока постоянной памяти и с первым входом блока сравне". ния, выход которого соединен со вторым входом памяти, выход второго блока формирования адреса соединен с тре" тьим входом блока постоянной памяти и с вторым входом блока сравнения, третий выход которого соединен с выходом регистра, о т л и ч а ю щ е ес я тем, что, с целью повышения точ ности, устройство содержит первый, второй, третий и четвертый элементы

И, триггер, одноразрядный блок памяти и элемент задержки, причем выход первого блока формирования адреса и выход блока сравнения соединены соответственно с первым и вторым входами одноразрядного блока памяти, выход

943726

М 1

Составитель И. Сигалов

Редактор А. Долинич Техреду И. Рейвес Корректор Y ПономаРенк.

Заказ 51И/56 Тираж 731 Подписное

ВНИИПИ Государственного комитета;СССР . по делам изобретений и открытий

113035 Москва Ж-35 Раушская наб. g. 4/5 филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 которого соединен с первым входом триггера, выход памяти соединен с первым входом первого элемента И, выход которого соединен с первым входом блока вывода, второй вход которого соединен с выходом второго элемента

И, выход блока постоянной памяти соединен с первым входом второго элемента И, второй вход которого соединен с выходом третьего элемента И, такто- 10 вый вход устройства соединен с первыми входами третьего и четвертого элементов И и со входом элемента задержки, выход которого соединен со вторым входом триггера, первый и второй выходы которого соединены соответствен-но со вторыми входами третьего и четвертого элементов И, выход четвертого элемента И соединен со вторым входом первого элемента И.

Источники информации, принятые во внимание при экспертизе

Авторское свидетельство СССР

N 613326, кл, Q 06 t" 15/06, 1976.

2. Авторское свидетельство СССР

Ю 429107, кл. Q 06 г 11/00, 1976 (прототип).