Умножитель частоты

 

(t ai 945948

ОП ИСАНИЕ изовеитиния

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соввтсинн

Соцнапнстнчесинн

Рес убп (61) Дополнительное к авт. саид-ву (22) Заявлено09. 12. 80 (21)3213707/18" 09 (5! )М. Кд.

Н 03 В 19/00 с присоединением заявки J%айеударетаанный камнтет

CCCP

IIo делам нзебретеннй н етнрнтнй (23) ПриорнтетОпубликовано 23.07.82. Бюллетень № 27

Дата опубликования описания 23,07.82 (53) УДК621 ° 374. .4(088.8 ) 1 г (М. Лешинский и И. В. Шкунов

«1 - -Горьковский ордена Трудового Красного Зн мени-научноисследовательский радиофизический институт-м-Горьковский политехнический институт им. А. А. Иданова (72) Авторы . изобретения (71) Заявители (54) УМНОИИТЕЛЬ ЧАСТОТЫ °

Изобретение относится к радиотехнике и может использоваться для умножения частоты сигналов в цифровых устройствах различного назначения.

Известен умножитель частоты, со5 держащий последовательно соединенные накопительный счетчик, регистр памяти, первый делитель частоты и преоб-. разователь импульсного сигнала в гар-, монический, а также второй делитель частоты и перестраиваемый генератор тактовых импульсов, выход которого соединен с сигнальными входами первого и второго делителей частоты (1);.

Однако в известном умножителе частоты имеется несинхронность частоты следования входных импульсов и частоты следования импульсов из- го мерительной формируемой последовательности, что приводит к возникновению разрывов фазы выходного гармонического сигнала, следствием чего является появление в спектре выходного сигнала побочных гармоник, а также к сужению диапазона входных частот при сохранении заданной точности умножения.

Цель изобретения - уменьшение линейных искажений при одновременном расширении диапазона входных частот.

Для этого в умножитель частоты, содержащий последовательно соединенные накопительный счетчик, регистр памяти, первый делитель частоты и преобразователь импульсного сигнала в гармоничесий, а также второй делитель частоты и перестраиваемый ге нератор тактовых импульсов, выход которого соединен с сигнальными входами первого и второго делителей частоты, введены последовательно; соединенные блок стабилизации усиления и блок автоматической под- стройки кратности частот, выход которого соединен с управляющим входов перестраиваемого генератора такто3 94594 вых импульсов, а также блок задержки, выход которого соединен с сигнальным входом .накопительного счетчика и управляющим входом вто" рого делителя частоты, при этом выход второго делителя частоты соединен со счетным входом накопительного счетчика и первым сигнальным входом блока автоматической подстрой" ки кратности частот, а вход блока . 1 16 стабилизации усиления, второй сиг", нальный вход блока автоматической подстройки кратности частот вход блока задержки и управляющий вход ре гистра памяти объединены и точка их 1$ соединения является входом умножи" теля частоты.

При этом блок стабилизации усиле" ния содержит последовательно соеди ненные первый генератор тактовых импульсов, элемент. И, накопительный счетчик и управляемый делитель частоты, к входу которого подключен вы" ход второго генератора тактовых импульсов, при этом второй вход элемента И является входом, а выход управ" ляемого делителя частоты - выходом блока стабилизации усиления.

Блок автоматической подстройки кратности частот содержит последовательно соединенные формирователь сигнала ошибки, элемент И, реверсив" ный счетчик, цифроаналоговый преобразователь и усилитель, при этом первый и второй входы формирователя

35 сигнала ошибки являют=я соответственно первым и вторым сигнальными входами, а выход усилителя — выходом блока автоматической подстройки кратности частот.

На чертеже представлена структурная электрическая схема предложенного устройства.

Умножитель частоты содержит блок

1 задержки, накопительный счетчик 2, 45 второй делитель 3 частоты, регистр 4 памяти, блок 5 автоматической под-, стройки кратности частот, блок 6. стабилизации усиления, первый делитель 7 частоты; перестраиваемый генератор 8 тактовых импульсов.

Блок 5 автоматической подстройки кратности частот содержит формирователь 9 сигнала ошибки, элемент

И 10, реверсивный счетчик 11, цифро" аналоговый преобоазователь (ЦАП )12 и усилитель 13.

Блок 6 стабилизации усиления содержит первый генератор 14 тактовых

8 ф импульсов, элемент И 15, накопительный счетчик 16, управляемый делитель

17 частоты и второй генератор 18 тактовых импульсов. К выходу второго делителя частоты 7 подключен пре" образователь 19 импульсного сигнала в гармонический.

Умножитель частоты работает следующим образом.

Соотношение между частотами следования импульсов, формируемых генератором l4 и генератором 18, определяется условием обеспечения устойчивости цепи автоматической подстройки кратности частот цифрового умножителя:

%ь Т где f - частота следования тактовых м импульсов, формируемых генератором 14; т - частота следования тактовых импульсов, формируемых ге.нератором 18;

S - крутизна генератора 8 тактовых импульсов;

К " коэффициент усиления усили теля 13;

То - начальный период перестраиваемого генератора 8 тактовых импульсов.

В 1-ый период умножаемой частоты

i-ый входной импульс поступает через блок 1 задержки на сигнальный вход накопительного счетчика 2 и управляющий вход делителя 3. частоты, а также непосредственно на управляющий вход регистра 4 памяти, первый сигнальный вход блока 5 и вход блока

6. При этом регистр 4 памяти фиксирует информацию с выхода накопительного счетчика 2. Блок 1 задержки обе

Ю спечивает задержку i-го импульса на время С, При поступлении задержанного на время Г 1-ro импульса умножаемой.частоты fg на управляющие входы накопительного счетчика 2 и делителя частоты 3 происходит сброс накопительного счетчика 2 и делителя 3 частоты в нуль.

Генератор 8 формирует импульсы с периодом Т (i). Делитель 3 частоты осуществляет умножение периода Т© (1) следования тактовых импульсов генератора 8 в и раз. Импульсы с периодом следования T„ (i) n -Т (1) с выхода делителя 3 частоты поступают на счетный вход накопительного счетчика 2, который осуцествллет измерейие длительности Тх 1-го периода

945948 d формула изобретения

1. Умножитель частоты, содержащий последовательно соединенные накопительный счетчик, регистр памяти, 55 первыи делитель частоты и преобразователь импульсного сигнала в гармо,5 следования импульсов умнонаемой частоты путем подсчета числа Д импульсов с периодом Т (1), поступающих на его вход за период Т ,а т 9 1), х

ИТ (3) Т где ТХ " i-ый период следования импульсов умножаемой частоты Х

T© (i ) - длительность периода следования тактовых импульсов в i-и периоде следования импульсов умножаемой частоты f>, и - коэффициент деления частоты делителя 3, равный требуемому коэффициенту умножения цифрового умножителя:

t(i)- ошибка измерения Т>, вызванная конечной величиной дискрета n ..Т (1).

Одновременно в 1-м периоде следования импульсов умножаемой частоты

Г формирователь 9 сигнала ошибки . осуществляет измерение модуля ошиб- ки,t(i) и ее знака (1)=т„-.,ц и, c() .

По окончании i-го периода следования входных- импульсов сигнал ошибкй

t(i).ñ выхода формирователя 9 по. ступает на первый вход элемента И 10.

Одновременно с сигналом ошибки t(i) на второй вход элемента И -10 поступает сигнал с блока 6 стабилизации усиления. Этот сигнал формируют в

1-м периоде следования импульсов умножаемой частоты следующим образом ..

Импульсы с периодом Т д с гене ратора 14 -поступают на первый вход элемента .И 15. Импульсы ум ножаемой частоты f> поступают на второй вход элемента И 15. Счетчик 16 осуществляет грубое измерение длительности Т . периода следования импульсов умно.жаейой частоты f< путем подсчета числа импульсов Q с периодом Т„, поступающих на егр вход за период Тх

-а-— х

Тм

Число О с выхода счетчика 16 поступает на управляющий вход управляемого делителя 17.

Управляемый делитель 17 обеспечивает умножение периода Тв следования импульсов с генератора 18 на число Q.

В (1+1)-м периоде умйожаемой частоты f< импульсы с периодом следования ТБ .Q с выхода блока 6 поступают на второй вход элемента И !О. Реверсивный счетчик 11 осуществляет измерение ошибки t(l) путем подсчета числа N импульсов с периодом

T .Q, поступающих на его вход за время ошибки t(l)

N .= C()/QTs..

Цифроаналоговый преобразователь

12 формирует напряжение, пропорциональное коду N реверсивного счетчика

}о 11. Сигнал с выхода ЦАП 12 усили" вается в К раз усилителем 13 и поступает. на управляющий вход генератора

8. Под воздействием этого сигнала период следования тактовых импульсов !

5 в зависимости от величины и знака ошибки t(i) изменяется таким, образом, что ошибка t(i). уменьшается, С приходом (i+1)-го импульса умножаемой частоты f> регистр памяти 4 фиксирует число,и с выхода накопи" тельного счетчика 2. Число,0 с вы" хода регистра памяти 4 вводится .на управляющий вход делителя 7, На сигнальный вход делителя 7 поступают у5 импульсы с периодом Т (i+1). Дели.тель 7 обеспечивает умножение периода следования импульсов Тс(1+1) на число,о . Преобразователь 19 осуществляет преобразование импульсного сигнала в гармонический..

В последующих тактах. работы умножителя величина ошибки уменьшается до нуля, и устанавливается режим кратности частоты следования входных импульсов и формиРуемой последовательно сти имп.ульсов, Таким образом, в предложенном умножителе частоты следования реализуется синхронность частоты следования.входных импульсов и частоты следования импульсов формируемой по" следовательности путем автоматического установления и поддержания крат" ности их периодов и обеспечивает тем самым положительный эффект " уменьшение нелинейных..искажений при одновременном расширении диапазона входных частот.

4 нический, а также второй делитель частоты и перестраиваемый генератор

7 тактовых импульсов, выход которого соединен с сигнальными входами первого и второго делителей частоты, отличающийся тем, что, с целью уменьшения нелинейных иска" жений при одновременном расширении диапазона входных частот, в него вв дены последовательно соединенные блок стабилизации усиления и блок автоматической подстройки кратности частот, выход которого соединен с управляющим входом перестраиваемого генератора тактовых импульсов, а также блок задержки, выход которого соединен с сигнальным входом накопительного счетчика и управляющим входом второго делителя частоты, пр этом выход второго делителя частоты соединен со счетным входом накопительного счетчика и первым сигнальным входом блока автоматической подстройки кратности частот, а вход блока стабилизации усиления, второй сигнальный вход блока автоматической подстройки кратности частот, вход блока задержки и управляющий вход регистра памяти объединены и ,точка их соединения является входоМ умножителя частоты.

2. Умножитель по п.l, о т л и ч а ю шийся тем, что блоФ ста945948 8 билизации усиления содержит последовательно соединенные первый генератор тактовых импульсов, элемент

И, накопительный счетчик и управляемый делитель частоты, к входу которого подключен выход второго генератора тактовых импульсов, при этом второй вход элемента И является входом, а выход управляемого де10 лителя частоты - выходом блока стабилизации усиления.

3. Умножитель по п.l, о т л ич а ю шийся тем, что, блок автоматической подстройки кратности час15 тот содержит последовательно соединенные формирователь сигнала ошибки, элемент И, реверсивный счетчик, циф" роаналоговый преобразователь и уси-. литель, при этом первый и второй входы формирователя сигнала ошйбки являются соответственно первым и вторым сигнальными входами, а выход усилителя,. - выходом блока автоматической йодстройки кратности частот.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании зо У 1440390, кл. Н 03 К 5/00, опублик.

1976 (прототип).

945948

Составитель Г. Захарченко

Редактор А. Козориз Техред A. Бабинец Корректор M.Шароаи

Заказ 5347/72 Тираж 959 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", r. Ужгород, ул Проектная, 4