Мультиплексный канал

 

Союз Советскик

Социапистическик

Республик

О П И С А Н И Е 957199

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к акт. сниа-ву (22) Заявлено 28. 11. 80 (21) 3211375/18-24 (51) Щ К q

G 06 F 3/04 с присоелинением заявки J%

Гееударстмниый комитет

СССР (2В) Приоритет

ll0 делам изобретений и открытий

Опубликовано07.09.82. Бюллетень №33 (53) УД К 681 ° 325 (088,8) Дата опубликования описания 07 . 09 . 82 (72) Авторы изобретения

В, И. Ииролюбский и В. В. 1(у ванов тч .

° . 1 (71) Заявитель (54) ИУЛЬТИПЛЕКСНЫй KAHMI

Изобретение относится к вычислительной технике и предназначено для использования в вычислительных системах о. разветвленной сетью периферийных устройств.

Известны мультиплексные каналы, содержащие устройство управ. ления, узлы связи (стыковки) с опе- рати вной памят ью (ОЗУ) и процессором, регистр связи с интерфейсом (регистр-преоЬразователь), регистры упра вляюще го слова, те куще го адреса данных, текущего счетчика данных, память подканалов, регистр кода операций и указателей. Все перечисленные узлы и регистры соединены с общими магистралями.

Обмен информацией в этих устройствах между периферийными устрой- ствами и памят ью процессора произ" водится путем настройки,т.е. выдачи начальных адресов, объема массива, режимов обмена (11.

Недостаток этих каналов состоит а ограниченной области .применения, вследствие невозможности обслуживания одним каналов внешних устройс- -в, . имеющих разные временные диаграммы

5 обмена, разные длительности сигналов обмена. В результате для каждой .группы абонентов имеющих одинаковую диаграмму обмена, длительность сигналов обмена, неоЬходимо иметь свой мультиплексный канал, что значитель" но усложняет системы ввода-вывода в цифровых вычислительных комплексах, снижает их надежность.

Наиболее близким к предлагаемому по технической сущности, является мультиплексный канал, содержащий блок приема информации, группа входов которого является группой информацион20 ных входов канала, первый и второй выход соединен непосредственно и через первый сдвиговый регистр с соответствующими информационными входами блока передачи информации, дру"

957199 гие информационные входы которого подключены сост ветст венно к выходам регистра управляющего слова и второго сдвигового регистра, группа выходов - к группе информационных выходов канала, а управляющий входк первым входам блока управления, входу элемента.И-ИЛИ и первым управляющим входам коммутатора адреса, блока приема информации и узла свя- io зи с процессором, вход-выход которого соединен с магистралью обмена с процессором, информационный выход— с информационными входами первого и второго сдвиговых регистров, регистра управляющего слова, регистра текущего адреса данных, текущего счетчика данных, блока управления и через регистр номера периферийного устройства с информационным входом коммутатора адреса, группа выходов которого подключена к адресным входам блоков приема и передачи информации и формирователя .синхроимпульсов, группа выходов которого является группой синхросигналов канала, второй выход блок управления соединен с счетными входами текущего счетчика данных и регистра текущего адреса данных, выходачи соединенных с соответствующими входами узла связи с процессором и блока управления;. группа выходов которого подключена к группе управляющих выходов канала, вторые выходы сдвиговых регистров соединены с соответствую35 щими входами узла связи с процессором (2).

Недостаток этого устройства состоит в ограниченной области приме40 нения.

Цель. изобретения - расширение области применения канала.

Поставленная цель достигается тем, что в мультиплексном канале, 45 содержащем блок приема информации, группа выходов которого является группой информационных входов канала, блок передачи информации, группа выходов которого является группой информационных выходов канала, блок

50 синхронизации, первая группа выходов которого является группой выходов синхронизации канала, блок управления, выход которого соединен с адресными входами блоков приема и пе- 55 редачи информации и блока синхрониза.— ции, регигтр сдвига, первый вход и выход которогo соединены соотве1ственно с выходом блока приема информации и информационным входом блока передачи информации, второй вход с синхронизирующим входом блока передачи информации и управляющим выходом блока синхронизации, а третий вход — с первым входом узла связи с процессором и информационными входами регистра текущего адреса данных и текущего счетчика данных, входывыходы которых подключены к магистрали ввода-Вывода канала, входам-выходам регистра сдвига и блока управления и первому входу-выходу узла связи с процессором, второй входвыход которого является входом-выходом канала, а первый вход соединен с выходом текущего счетчика данных, управляющие входы текущего счетчика данных и регистра текущего адреса данных и первый управляющий вход блока синхронизации подключены к группе выходов блока управления, первый информационный вход блока синхронизации подключен к магистрали вводавывода канала, вторая группа sbIxoдов и два тактовых входа являются соответственно группой выходов запуска и первым и вторым тактовыми входами канала, второи информационный вход блока синхронизации, второй и третий управляющие входы и информационный выход подключены соответственно к первым и второму выходам и входам узла связи .с процессором, вход и выход блока управления соединены соответственно с первым тактовым входом канала и третьим входом регистра сдвига, а также тем, что блок управления содержит регистр управления коммутаторами, формирователь микрокоманд и память, первый вход-выход которой через узел связи с памятью соединен с входом-выходом блока и информационным входом регистра управления коммутаторами, выходом подключенного к выходу блока, а управляющим входом — к группе выходов формирователя микрокоманд, первый вход и выход которого соединены соответственно с входом и выходом счетчика, а второй вход — с входом блока, и тем, что блок синхронизации содержит коммутаторы синхроимпульсов и сигналов начала обмена, адресные входы которых подключены к адресному входу блока, группы выходов - соответственно к первой и второй группам выходов блока, а информационные

95? входы — соответственно выходам триггера синхроимпульсов и триггера начала обмена, нулевые входы которых соединены с выходом узла формирования длительности сигнала обмена, а единичные — соответственно с выходом элемента И-ИЛИ и первым управляющим входом блока, счетчик, управляющим входом соединенный с выходом триггера синхроимпульсов и первым уп-. 1О равляющим входом блока, информационным входом — с вторым информационным входом блока, а выходом — с первым входом элемента И-ИЛИ и информационным выходом блока, выход элемен- 15 та И-ИЛИ подключен к первым входам узлов формирования длительности сигналов обмена и частоты обмена, вторые входы которых соединен с информационными .входами блока и регист- 20 ра задержек, а третьи входы — с первыми управляющими входами блока и регистра задержек, вторым управляющим входом подключенного к выходу элемента .И, первый вход которого сое- 25 динен с вторым тактовым входом блока. и четвертым входом узла формирования длительности сигнала обмена, а второй - с выходом триггера разрешения, единичный и нулевой входы которого щ соединены соответственно с вторым и первым управляющими входами блока, второй, третий, четвертый и пятый входы элемента И-ИЛИ соединены соответственно с выходами узла формирования частоты обмена, регистра задержек, третьим управляющим и первым тактовым входами блока, а также тем, что узел формирования длительности сигналов обмена содержит сдвиговый регистр, выходом и тактовым входом соединенный соответственно с выходом и четвертым входом узла, а группой входов — с группой выходов буферного регистра, входы которого являются соответственно вторым и третьим входами узла, и элемент И, входами соединенный соответственно с первым и третьим входами узла, а выходом — с управляющим входом регистра сдвига, 50 На чертеже представлена блочная схема мультиплексного канала.

Иультиплексный канал содержит регистр 1 текущего адреса данных, текущий счетчик 2 данных, регистр

3 сдвига, узел 4 связи с процессором, 55 представляющий собой, например устройство мультиплексирования информации, принимаемой и» процессора и се99 6 лектирования информации, выдаваемой в процессор, память 5 канала узел 6 связи с памятью, например представляющий собой счетчик с управлением, формирователь 7 микрокоманд, выполнен- ный, например на кольцевом сдвигающем регистре и формирующий микрокоманду при наличии единицы в соответствующем -.ðèããåðå кольцевого регистра, счетчик 8, триггер 9 начала обмена, триггер 10 разрешения, триггер

11 синхроимпульсов, входной триггер

12, коммутаторы 13-16 соответственно входной информации, выходной информации, синхроимпульсов и сигналов начала обмена, узел 17 формирования длительности сигналов обмена, регистр

18 сдвига, буферный регистр 19, регистр 20 задержки, узел 21 формирования частоты обмена, состоящий из регистра 22 сдвига и буферного регист ра 23, регистр 24 управления коммутаторами, элементы И 25-27, элемент

И-ИЛИ 28,шины 29 микрокоманд,.шины

30 адреса, магистрали 31-33 связи с. процессором, ввода-вывода (связи с регистрами) канала и связи с памятью, тактовые шины 34 и 39 канала, информационных групп входов 36 и выходов

37, группы выходов 38 синхроимпульсов и группы запускающих выходов 39.

Блок 40 приема информации содержит коммутатор 13 входной информации и входной триггер 12, а блок 41 передачи информации — коммутатор 14 выходной информации и элемент И 25.

Блок 42 управления включает формирователь 7 микрокоманд, узел 6 связи с памятью 5 и регистр 24 управпения коммутаторами. Блок 43 синхронизации состоит из счетчика 8, коммутатора 15 и триггера 1 1 синхроимпульсов, коммутатора 16 и триггера 9 сигнала начала обмена, элементов И 27 и И-ИЛИ 28, узла 17 формирования длительности сигналов о6мена, включающего регистр 18 .сдвига, буферный регистр 19 и элемент И 26, триггера 10 разрешения и регистра

20 задержек и узла 21 формирования частоты обмена.

Устройство работает следующим образом.

В память 5 (встроенное запоминающее устройство) канала предваритепьно из процессора через магистрали в соответствующие ячейки записиваются коды настройки канала на обмен с подключенными периферийными устрой957199 8

15 ю

З5

4О

5О уД5

30 ст вами. Эти коды для каждого периферийного устрой ст ва содержат информацию о начальном адресе ячейки массива оперативной памяти (ОЗУ) процессора, куда переписывается информация или откуда считывается информация, длине массива, адресе данного периферийного устройства, длительности импульсов обмена, длитель- ности задержки между импульсом начала обмена и первым синхроимпуль-сом слова, частоте обмена, сигнале начала обмена. Коды для каждого периферийного устройства в памяти 5 располагаются в порядке перечисленном выше. Для инициирования обмена с каким-либо периферийным устройством процессор выдает в канал начальный адрес массива, в котором находятся коды настройки канала на обмен с этим периферийным устройством. Начальный адрес массива памяти 5 записывается в узел 6, который выполняет считывание кодов настройки из памяти, Одновременно со считыванием кодов настройки формирователь 7 команд организует выдачу микрокоманд строго в определенной последовательности и строго определенного количества, по которым считываемые коды записываются соответственно в регистр 1 текущего адреса, текущий счетчик 2, регистр 24, буферный регистр 19, в регистр 20 задержки, в буферный регистр 23 Последняя микрокомвнда формирует сигнал начало обмена, который поступает на триггер 9 и через элемент И 26 на входы регистра 18 сдвига, переписывая тем самым код длительности импульсов обмена из буферного регистра 19 в регистр 18 сдвига. Код длительности и импульсов обмена представляет собой единицу в одном определенном разряде и нули в остальных разрядах. Единица в разряде определяет длительность импульсов обмена.

Сдвигаясь в регистре 18 сдвига она сбрасывает триггер 9 начала обмена и триггер 11 синхроимпульсов, определяя длительность импульсов обмена. Сигнал начала обмена поступает на коммутатор 16 и в зависимости от кода в регистре 24 проходит на соответствующую шину обмена с периферий ным устройством. Микрокоманда, формир ющая сигнал начала обмена, также взводит триггер 10 разрешения, который разрешает прохождение тактовых импульсов на регистр 20 задержки.

Сдвиг единицы, записанной в определенный разряд регистра 20 задержки, определяемой кодом настройки, задается время задержки между сигналом начала обмена и первым синхроимпульсоы. При наличии единицы в последнем разряде регистра 20 тактовый импульс проходит на выход ячейки ИИЛИ 28 и взводит триггер 11 синхроимпульсов, одновременно запуская узел

17 формирования длительности сигналов обмена. На выходе триггера 11 синхроимпульсов сформируется синхроимпульс, который пройдет через коммутатор 1 в соответствии с кодом, записанным в регистр 24, и выйдет на соответствующую магистраль обмена с периферийным устройством.

Тактовый импульс с выхода ячейки

И-ИЛИ 28 поступает на входы регистра 22 сдвига, переписывая в наго код настройки с буферного регистра 23.

Сдвиг единицы этого кода определяет частоту выдачи синхроимпульсов каналов. Синхроимпульсы одновременно поступают в регистр 3, выдвигая из него информацию или вдвигая информацию и на счетчик 8, который определяет число синхроимпульсов в слове обмена.

Сигнал переполнения счетчика 8 поступает в узел 4, который по этому сигналу организует обмен с процессором в режиме непосредственного доступа к ОЗУ с начальным адресом ячейки массива, записанным в регистре 1 и объемом массива, записанным в текущем счетчике 2. В режиме записи информации в периферийные устройства информация из ОЗУ записывается в регистр 3, а в режиме чтения из периферийных устройств информация из регистра 3 записывается в ОЗУ.

Для осуществления обмена с другим периферийным устройством процессор выдает в канал начальный адрес массива памяти 5 этого периферийного устройства.и процесс работы канала происходит аналогично.

Таким образом, предлагаемый мультиплексный канал обеспечивает возможность обслуживания периферийных устройств с различными временными диаграммами обмена и различными длительностями сигналов обмена путем ввода в память канала для каждого периферийного устройства кодов определяющих временные параметры обмена.

957

ВНИИПИ Заказ 6599/37 Тираж 731 Подписное

Филиал ППП "Патент", г. Ужгороф, ул. Проектная, 4

11

4. Канал по пп. 1 и 3, о т л и ч а ю шийся тем, что узел формирования длительности сигналов обмена содержит сдвиговый регистр, выходом и тактовым входом соединенный соответственно с выходом и четвертым входом узла, а группой входов — с группой входов буферного регистра, входы которого являются соответственно вторым и третьим входами узла, и элемент И, входами соединенный соответственно с .первым и третьим входами узла, а выходом — с управляющим входом регистра сдвига.

5. Канал по по. 1 и 3, о т л и— ч а ю шийся тем, что узел фор199 12 мирования частоты обмена содержит буферный регистр и регистр сдвига, выход которого является выходом блока, а первая группа входов соединена с выходами буферного регистра, входы которого являются вторым и третьим входами блока, вторая группа входов регистра сдвига является первым входом блока.

Источники информации, принятые во внимание при экспертизе

1. Карцев М.А. Архитектура ЦВМ.

М., "Наука", 1978, 5 3.2.2.

2. Авторское свидетельство СССР

М 769522, кл. G 06 F 3/04, 1978 (прототип).

957199 1О ного к выходу элемента И, первый вход которого соединен с вторым тактовым входом блока и четвертым входом узла формирования длительности сигналов обмена, а второй - c выходом триггера разрешения, единичный и нулевой входы которого .соединены соответственно с вторым и первым управляющими входами блока, второй, третий, четвер" тый и пятый входы элемента И-ИЛИ сое- динены соответственно с выходами узла формирования частоты обмена, регистра задержек, третьим управляющим и первым тактовым входами блока.

Формула изобретения

1. Мультиплексный канал, содержащий блок приема информации, группа входов которого является группой информационных входов канала, блок передачи информации, группа выходов которого является группой информационных выходов канала, блок синхронизации, первая группа выходов которого является группой выходов синхрониза- 0 ции канала, блок управления, выход которого соединен с адресными входами блоков приема и передачи информации и блока синхронизации, регистр сдвига, первый вход и выход которого соединены соответственно с выходом блока приема информации и информационным входом блока передачи информации, второй вход — с синхронизирующим входом блока передачи информа- у0 ции и управляющим выходом блока синхронизации, а третий вход — с первым входом узла связи с процессором и информационными входами регистра текущего адреса данных и текущего р5 счетчика данных, входы-выходы кото рых подключены к магистрали вводавывода канала, входам-выходам регистра сдвига и блока управления и первому входу-выходу узла связи с процессором, второй вход-выход которого является входом-выходом канала, а первый вход соединен с выходом текущего счетчика данных, управляющие входы текущего счетчика данных

35 и регистра текущего адреса данных и первый управляющий вход блока синхронизации подключены к группе выходов блока управления, о т л и ч ающи и ся тем, что, с целью

40 расширения области применения канала, первый информационный вход блока синхронизации подключен к магистрали ввода-вывода канала, вторая группа выходов и два тактовых входа яв45 ляются соответственно группой выходов запуска и первым и вторым тактовыми входами канала, второй информационный вход блока синхронизации, второй и третий управляющие входы и информационный выход подключены со50 ответственно к первому и второму выходам и входам узла связи с процессором, вход и выход блока управления соединены соответственно с пер-. вым тактовым входом канала и третьим входом регистра сдвига.

2. Канал по и. 1, о т л и ч аю шийся тем, что блок управления содержит регистр управления коммутаторами, формирователь микрокоманд и память, первый вход-выход которой через счетчик соединен с входом-выходом блока и информационным входом регистра управления коммутаторами, выходом подключенного к выходу блока, а управляющим входом — к группе выходов формирователя микрокоманд, первый вход и выход которого соединены соответственно с входом и выходом счетчика, а второй вход — с входом блока.

Канал по и. 1, о т л и ч аю шийся тем, что блок синхронизации содержит коммутаторы синхроимпульсов и сигналов начала обмена, адресные входы которых подключены к адресному входу блока, группы выходов — соответственно к первой и второй группам выходов блока, а информационные входы — соответственно к выходам триггера синхроимпульсов и триггера начала обмена, нулевые входы которых соединены с выходом узла формирования длительности сигнала обмена, а единичные — соответственно с выходом элемента И-ИЛИ и первым управляющим входом блока, счетчик, управляющим входом соединенный с выходом триггера синхроимпульсов и первым управляющим входом блока, информационным входом — с вторым информационным входом блока, а .выходом — с первым входом элемента И-ИЛИ и информационным выходом блока, выход элемента Ц-ИЛИ подключен к первым входам узла формирования длительности сигналов оГмена и частоты обмена, вторые входы которыx coединены с информационными входами блока и регистра задержек, а третьи входы - с первыми управляющими входами блока и регистра задержек, вторым управляющим входом подключен