Устройство для распределения заданий процессорам

 

Союз Советскин

Социапистическин

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii) 957211 (61 ) Дополнительное к а вт. свил-ву (22)Заявлено 25.03.81 (21) 3263093/18-24 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 07.09 82. Бюллетень № 33

Дата опубликования описания 07. 09. 82 (51)М. Кл.

G 06 F 9/46

1Ьеударетеенный кемнтет с (53) УДК681.325 (088. 8) ао делам наебретеннй н отерытнй

А. Х. Ганитулин, А. И. Шутилов и P

1 (72) Авторы изобретения (71) Заявитель

{54) УСТРОЙСТ80 ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ

ПРОЦЕССОРАИ

Изобретение относится к вычислительной технике и может найти применение в многопроцессорных системах для распределения нагрузки между процессорами.

Известно устройство для управления 5 запус.ком программ, содержащее элементы ИЛИ. триггеры очередности, распредели-.епь импульсов (1).

Недостатками устройства являются о невозможность программного изменения адреса ".ë.ïðoñà и низкое быстродействие, обусловленное последовательным спросом триггеров очереднос"

Наиболее близким техническим решением к предлагаемому изобретению явля:тся устройство для распределения заданий процессорам, содержащее блок управления, регистр готовности, gp элемент ИЛИ, регистр сдвига, первую группу элементов И, первую группу элементов ИЛИ, процессоры, группы

L входов, выход отказа, регистры номе

2 ра задания, группу элементов сравнения, вторую группу элементов И, вторую группу элементов ИЛИ, триггер управления, элемент ИЛИ сброса триггера, элемент ИЛИ объединения циклического переноса из и-го и первого разряда кода числа процессоров, шины номера непосредственно предшествующего задания (2 1.

Недостатком этого устройства явля" ется низкое быстродействие.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для распределения заданий процессорам, содержащее блок управления, регистр готовности, элемент ИЛИ, первый регистр сдвига, группу элементов И, первую группу блоков элементов И, группу регистров номеров задания, группу элементов ИЛИ, группу блоков элементов ИЛИ, группу схем сравнения, причем выходы регистра готовности соединены с первыми входа957211

Qr! i B"-, | |. | В "IOIIII.!Х ЭЛЕМЕНТОВ И ПЕр вой ! iO "I l! I»I И C и „". p f„-G и I" p t| I I!l Q!. и н фа р Ма ц и—

О - .!; |х l»;.":BQB блока управления, втоа Я 1 1 » ||П;1 а " .Чфа !Ма!! ИОННЫХ ВХОДОВ KO

",10.:!" ° С !И ;1 —..1-1а С Г Г| |Ой ВХОДОВ I(0 |r:., а, B!:,Од»! пааво ГО QEi истра !

-.д«!i i а .-„-»е,;:;"«|еь|11 |- сост вет ствующими вхГ)дс«- »1 э«. емент И11|1 и с jppвыми вхО ,|.1;=м»И; 00, ВЕ | С.| B,r;L ã„ËÕ бланав ЭЛЕМЕНтав tÎ 1е1>«»ай1 p у lr ihi, ВТ Orpi»IP ВХОДЫ КОТО

r Q; Сс|: „31,, =i I;:-.! — ||Ходок кода номера

;::„-.ДВ1-,и--.:,.стройства, груп.|ь1 информа;;.-<«1,-1х Выходов устройства соединены с ::;х дами соответствующих элементов «.1 ;И ру |пы | выходы котсрь х соецинены

Г:=.;:.Одами сброса соответствующих раз,;,-1;;Q,";:=ТР» ГО;: СB!- ОСТ,: И С Вхада. бро:=- соответствующих разрядов .е —.:Вс гс О.-.Г:. с тlçа сдвига, вхац упаавС,.1В11. с.-::,:аторсга соедиHeH с р;»,!II "I.,;,, да;., ра»ре111В,»B блока уп—

:ВQ,-.;||я. Вход с.-:>!„ pî:.-|изации перво;-.Г |- ра с."IB;t,"B сce,инен с выходом

С,-:,:;. а1|Н:л QOКB УПР ВЛЕНИЯ| ВЫ° QЦ За| IPO тi! К01 С| Отo QQBÄÈHЕН С Bbl :;и«-;" ;,Э,I|ре" -i i стр»ойства., вход сбаа-, г О=,ВЛF «.И>.;,- -|P.P||ИI-IP„H ВЫ— ,х;0"|; . -. i ьу«Ош . 1!., Г«:, т|Г|ами инфОрма .С -, .,:.::;.».-ДС а УСТРО| СтBB. ПЕРВЬ|Е :р=-. I PHМ.:1 руппы сае"!YiHB" ,— з;,.: — 1е Bхады схем сpBBI eз ,1-:1я,-1:: н| ы, :.:|инень с выходами соот1|»- . | . Р"!|.1|Ц I ., .«ЕГ ИС TPOB НОМЕРа ЗаданИЯ, х || ;| Qi,ВH сiiавь!е!" iiя саеци

1 |:У 10;-. Э||: —.,!B! IT 38 ЭВПРЕ1а-, ЮТОРСИ

; —:1;; . -3;1, 1|Р IL!Bit ГI=РВЬ(Е ВХОДЫ 6!lo

-»|1-:::,=-;-и-с|-;, .":.Срай f аутlпы саеди ., . »: r!С i i

1-| «,,:,,: |. | |»ЮЩИ «1И ВЫ; Одами ВТОРСГО

3 и с Бхсцам 1 злемен" . |1 . Т(": :. . ::х:.3Д|ь| Олока в элеи|;тсв гп:" . СОЕДИ:- .;--;НЫ; В«Ь|ХОДВМ11 .,"! .»|.1 ":- 3 Л Е М Е Н Т О Б 3 с Ï р Е Т а .: ".-.-;ь1 .»пока элементов И

;;,:-- r, .1||ЕНЫ g ПЕ|,Bh«1tI,; .ч,:,- !| .!.:f: "-., с вуюш«1х блакоз эпеВ«.1хадами соатветству—

;: .:Г, :,","q З r . t I"! ",ÎÁ И Е ТОРОЧ ГP /f i!lb!, Я

:, к»кса злеменiQB ИПИ группы соединены с информационными выходами устройства, прямые входы элементов запрета соединены с выходами сооТВеТсТвующих разрядов регистра готовности, запрещающие Входы элементов запрета

QQåä«.HåHbI с выходами соответствующих э IPhtP.HTOB И группь и с третьей группой информационных входов блока управления,входы сброса второго регистра сдвига соединены с выходами соответствующих элементов ИЛИ группы, третьи входы блоков элементов И первой груп lbl саединень с выходами соответствующих элементов И группы, запросные входы устройства соединены с соответствующими входами группь, информационных входов регистра готовности, первая группа информационных Выходов бпака управления соединена с информационными входами первого регистра сдвига, Вторая группа информационнь х выходов блока управления соединена с информационными входами второго регистра сдвига, вход управления сдвигам которого соедиь«ен с вторым выходом разрешения блока управления, вход синхронизации второго регистра сдвига соединен с выходом синхронизации блока управления.

Кроме того, блок управления сов держит два триггера, три элемента НЕ, два э.пемента И, два элемента зацержк:,, вЂ,åíåðàòîð импульсов, две схемы сравнения | группу сумматоров г|0 мо|цулю два, шифратор, две группы эл=-ментсв

И и группу элементов ИЛИ, причем вторая группа информационных входов блока соединена с первыми группами

Bхадов первой и второй схем сравнения, с первыми вхоцами соответствуюших сумматоров по модулю два и с гервыми входами соответствующих элементов И первой группы, выходы которых соединень| с первыми входами соответствующих элементов ИЛИ группы, вторые

Входы элементов И первой группы саед, -1не«-. ы с аыхоЦом flepBQI-o злемен!B НЕ, вход которого соединен с выходам ВТо рой схемы сравнения, первые входы пер-ого элемента И саединеньi с паямым выходом первого триггера и с первым вь1ходом разрешения блока, выход первого элемента И соединен с вторым вь,— ходам разрешения блока, вторые входы элементов ИЛИ группы соединены с выходом соответствующих элементов И второй группы, вь|ходы элементов ИЛИ групгь« соединены с первой гру пай инФормационных выходов блока, -ер

9572 вые входы элементов И второй группы соединены с соответствующими выходами шифратора, с ВтОрОи ГруппОи ВхОдОВ второй схемы сравнения, и с вторыми входами соответствующих сумматоров по модулю два, выходы которых соединены с соответствующими выходами второй группы информационных выходов блока, входы шифратора соединены с третьей группой информационных входов блока, 6, выход первого элемента задержки соединен с выходом синхронизации блока, вход первого элемента задержки соединен с выходом второго элемента И, первый вход которого соединен с выходом генератора импульсов, второй вход второго элемента И соединен с прямым выходом второго триггера, с, единичным входом первого триггера и через второй элемент задержки с. 20 входом сброса первого триггера, выход второго элемента ME соединен с выходом запрета блока, вход второго элемента НЕ соединен с выходом первой схемы сравнения и с единичным д входом второго триггера, вход сброса которого соединен с выходом третьего элемента НЕ, вход третьего элемента

НЕ соединен с входом сброса блока, вторая группа входов первой схемы соавнения соед..нена с второй группой информационных входов блока, выход второй схемы сравнения соединен с вторыми входами элементов И второй группы,. с вторым входом второго элемента И и с входом первого элемента НЕ.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 — структурная схема блока управления.

Устройство содержит блок 1 управления, регистр 2 готовности, элемент

ИЛИ 3 (окончания распределения), регистр 4 сдвига, первую группу элементог- N 5, первую группу элементов ИЛИ

6 процессоры 7, группы входов 8 и 9, выход 10, группу входов 11, регистры

12 номеров заданий, группу схем 13 сравнения, вторую группу элементов

И 14, группу элементов 15 запрета, третью группу элементов И 16, вторую группу элементов ИЛИ 17, реги тр 18 сдвига.

Блок управления содержит схему сравнения 19, первый элемент НЕ 20, 5S первый триггер 21, генератор 22 импульсов, второй элемент НЕ 23, первый элемент 24 задержки., первый эле11 6 мент И 25, второй триггер 26, второй элемент 27 задержки, второй элемент

И 28, группу сумматоров 29 по модулю два, шифратор 30, вторую схему 31 сравнения, третий элемент HE 32, первую и вторую группы элементов И 33 и

34, группу элементов ИЛИ 35, первую группу входов 36 сравнения, выход

37 запрета, вторую группу входов 38, третью группу входов 39 сравнения, первый вход 40, первую группу выходов

41, первый управляющий выход 42, выход синхронизации 43, вторую группу выходов 44, второй управляющий выход 45.

Элементы устройства соединены слс." дующим образом.

К первым входам k-ro (k = 1; 2, n) элемента 13 сравнения подсоединена группа шин 11 с номером, по которой поступает в устройство код номера предыдущего задания из системы планирования вычислений. К вторым Входам каждой схемы 13 сравнения подсоедине" ны выходы соответствующего регистра

12 номера задания, входы которого соединены с выходами соответствующих элементов ИЛИ 17 второй группы, с входами соответствующих элементЬВ ИЛИ 6 первой группы и соответствующими Bblxo дами устройства. Выходы каждой схемы

13 сравнения присоединены к первым входам соответствующиx элементов И 14, к вторым входам которых присоединены единичные выходы соответствующих триггеров регистра 2 готовности процессоров. Выход каждого элемент- И 14 4подключен к второму входу соответствгющего элемента И 5 и запрещающему входу соответствующего элемента 15 запрета и к соответствующему входу второй группы входов 38 сравнения блока

1 управления. Вторые входы каждого элемента 15 запрета подсоединены к единичным выходам соответствующих разрядов регистра 2 готовности, а выходы — к вторым входам соответствующих элементов и 16. Выходы каждого элемента ИЛИ 6 подсоединены к входам сброса соответствующих разрядов регистра 2 готовности, а также регистров

4 и 18 сдвига. Единичнце выходы триггеров регистра 4 сдвига подсоединены к соответствующим входам элемента

ИЛИ 3 окончания распределения и к первым входам элементов И 5 каждой из и групп. К третьим входам каждой группы элементов И 5 подключены шины 9 номера задания. К выходам каж957211

7 дой руппы элементов И 5 подключены первые входы соответствующих элементов NIlN 17. Единичные выходы триггеОов регистра 18 сдвига подсоединены соотве ствующим входам элемента

ИЛИ 3 и к первым входам элементов

И 16 каждой 1лз и групп . К третьим входам каждой группы элементов И 18 подключены шлны 9 номера задания.

l(выходам каждой группы элементов 16

И 16 подключены вторые входы соответствующих элементов ИЛИ 17, выходы которых подсоединены к соответствующим информационным входам процессоров 7. Выходы процессоров 7 1$ поцсоецинены к установочным входам

:риггеров регистра 2 готовности. Единичные выходы триггеров регистра 2 готовностл подсоединены к соответствующим входам сравнения третьей груп- 20 пы входов 39 блока 1 управления.

Ыины 8 кода числа процессоров подсоединены к первой группе входов 36

Олока 1 управления. К первому входу

40 блока 1 управления подключен вы- 25 ход элемента или 3 окончания раснервый управляющий ход 42 блока 1 управления подсоединен к входу регистра 4 сдвига, управляющему приемом информации в регистр gg сдвига, второй управляющий выход 45 алака »уг равлен;.я 1 подсоединен к в;-,Оду,. управляющему приемом инфор: ац!". в рег сТр 18 сдвига. ВыхОД син хронизацl"ÿ 43 блока 1 управления под35 соединен к входу, управляющему сдвигом в реглстре 4 сдвига и к входу, у равляющему сдвигом в регистре 18 двига, Первая группа выходов 41 блока,.",ð=.1Lëåíèÿ подсоединена к установо -. ным входам регистра 4 сдвлга, а вторая группа выхОдов 44 — к уста,.Овочным в .opам регистра 20 циклического сдвн,-а

Зт1ементы блока управления соедине45

Hbl с.,1ед ющим ОбраЗОМ.

1!ервая группа входов 36 сравнения блока pñöñîeö÷íeH;; к первой группе вЂ,.õîäîâ схемы !9 сравнения, первым вхо„..-ь солтL1åòствующих сумматоров 29 пс модулю два, первой группе входов

59 сх 1ы 31 сравнения и к первым входам ..Оотв..-стаующ1лх згементов И 34, Выхо".а;-ь1,:, ГО, З и ЭЛЕ.MP. l-lò ÎÂ И 34, Под

Q †;;"инены l; первым входам соответст=.óÿöèõ элементов ИЛИ 37, Вторые входы

55 каждо;-О эпемента И 34 подсоединены

K выход; элемента НЕ 32, к входу ко..Орого подсоед.лнен выход схемы 31

8 сравнения. Выход схемы 31 сравнения подсоединен к первым входам каждого из и элементов И 33 и к первому входу элемента И 28. Второй вход элемента И 28 подсоединен к прямому выходу триггера 26 и к первому управляющему выходу 42 блока, Выход элемента И 28 подсоединен к второму управляющему выходу 45 блока. Вторые входы каждого из и элементов ИЛИ 35 подсоединены к выходам соответствующих элементов

И 33. Выходы элементов ИЛИ 35 подсоединены к первой группе информационных выходов 41 блока. Вторые входы каждого из и элементов И 33 подсоединены к соответствующим выходам шифра-. тора 30, к вторым входам соответствующих сумматоров 29 по модулю два и к второй группе входов схемы 31 сравнения. Выходы каждого из и сумматоров 29 по модулю два подсоединены к соответствующим выходам второй группы информационных выходов 44 блока.

Входы шифратора 30, подсоединены к второй группе входов 38 блока. Выход элемента 27 задержки подсоединен к выходу 43 синхронизации блока, а вход — к выходу элемента И 25. Первый вход элемента И 25 подсоединен к выходу генератора 22 импульсов, а второй вход — к единичному выходу триггера 21, входу элемента 24 задержки и установочному входу триггера 26.

Вход сброса триггера 26 подсоединен к выходу элемента 24 задержки. Выход элемента НЕ 23 подсоединен к выходу

37 запрета блока. Вход элемента НЕ 23 подсоединен к выходу схемы 19 сравнения и к установочному входу триггера 21. К входу сброса триггера 21 подсоединен выход элемента HE 20.

Вход элемента НЕ 20 подсоединен к первому входу 40 блока. Вторая группа входов схемы 19 сравнения подсоединена к третьей группе входов 39 сравнения блока.

Предлагаемое устройство работает с.чедующим образом.

Распределение заданий по процессорам с учетом существующих информационно-управляющих связей между заданиями осуществляется за один цикл работы устройства. При этом в первую очередь осуществляется одновременное выделение процессоров, выполнивших задание, непосредственно предшествующего данному (процессоры первого типа), и остальных потребных свободных процессоров (процессоры второго типа).

957211 * 10

Затем параллельно выполняется распределение заданий на имеющиеся в вычислительной системе процессоры первого типа и на необходимое количество процессоров второго типа. 5

По шинам 8 в блок 1 управления поступает код числа необходимых для выполнения задания процессоров, вырабатываемых в системе планирования вычислений. Схемы 19 сравнения срав- 1о нивает потребное число процессоров с количеством свободных процессоров, данные о готовности которых хранятся в регистре 2 готовности. Если число свободных процессов меньше количества потребных,то схема 19 сравнения сигнал на выход не выдает. При этом на выходе элемента НЕ 26 появится сигнал отказа, свидетельствующий о невозможности выполнения задания. Если чис- щ ло свободных процессоров не меньше чем требуется для выполнения задания, на выходе схемы 19 сравнения появится сигнал, устанавливающий триггер

21 пуска в единичное состояние. Сиг- д нал с выхода триггера 21 устанавливает в единичное состояние триггер

26 управления. При этом на первом управляющем выходе 42 блока 1 управllpíèÿ появляетcR сигнал записи кода с вь,ходов элементов ИЛИ 35 е регистр

4 сдвига.

Поедположим,. что потребное коли « сТВо процесорсв отражается в коде на шинах 8 количеством единиц в соот35 ветствующих разрядах. Соответственно по входу 9 на группы элементов И 5 и

16 поступает код номера задания, которого должны отрабатывать выбранные процессоры а по шинам 11 на элементы сравнения 13 подается код номера задания, непосоедственно предшествующего данному. На регистрах 12 хранятся коды номеров заданий, назначенных на соответствующие процессоры при

45 предшествующих циклах работы устройства. При ;ос туплени . кода номера задами;- . непосредственно предшествующего да ному, по шинам 11 на выходах некоторых лементов И !4 появляются сигналы„ ооразующие код числа про50

15 запрета определяется совпадением единичных разрядов в регистре 2 готовности и нулевых сигналов, вырабатываемых элементами И 14. Код количества процессоров, выполнивших непосредственно предшествующее задание, с выходов элементов И 14 поступает на входы шифратора 30, а с его выходов подается на входы соответствующих сумматоров 29 по модулю два и схемы

31 сравнения.

Если для выполнения задания потребуется количество процессоров, не превышающее количество процессов, выполнивших предыдущее задание, схема

31 сравнения сигнал не вырабатывает.

При этом на выходе элемента НЕ 32 появляется сигнал, разрешающий выдачу. кода числа необходимых процессоров на шинах 8 через элементы И 34 и ИЛИ

35 на информационные входы регистра

4 сдвига. С появлением сигнала на выходе элемента 24 задержки происходит сброс триггера 26 управления и снятие

I сигнала записи кода из шин 8 в регистр 4 сдвига.

После записи кода в регистр 4 сдвига на выходах определенных групп элементов И 5 появляются сигналы кода номера задания. Номер элемента группы

И 5 определяется совпадением одноименных единичных сигналов с разрядом регистра 4 сдвига и выходом элементов

И 14. С выхода группы элементов И 5 код номера задания выдается в соответствующий процессор 7 и регистр !1 номера задания, а через элемент

ИЛИ 6 сбрасывает соответствующие разряды регистров 2, 4 и 18. Если при этом в регистре 4 сдвига остались единичные разряды, о чем свидетельствует сигнал на выходе элемента ИЛИ то триггер 21 остается в единичном состоянии. В этом случае импульсы сдвига, вырабатываемые генератором 22 импульсов,поступают через элемент И 25 и элемент задержки 27 на вход регистра сдвига. После определенного количества сдвигов кода в регистре 4 сдвига все разряды регистра будут обнулены.

При этом сигнал с выхода элемента

ИЛИ 3 снимается, а на выходе элемента

НЕ 20 появляется сигнал, сбрасываюший триггер 21 в нулевое состояние. Это означает, что задание распределено

957211

12 между теми процессорами, которые завершили выполнение непосредственно предшествующего задания.

Гсли необходимое число процессоров превышае г количество процессороа, завершивших выполнение непосредствен= но предшествующего задания, то, кроме регистра 4 сдвига, в устройстве используется дополнительный,регистр

18 сдвига для одновременного распре- о деления заданий на любые свободные процессоры. l3 этом случае сигнал с выхода схемы 31 сравнения разрешает выдачу в регистр 4 сдвига кода количества процессоров, завершивших выполнение )5 задания, непосредственно предшествующего данному, При наличии этого сигнала на выходе элемента И 28 появляется сигнал, поступающий в регистр

18 сдвига и разрешающий прием кода с выходов группы сумматоров 2$ по модулю два. Количество единиц а этом коде равно разности между количеством необходимых и свободных процессоров, выполнивших предыдущее задание. Те- 25 перь l-!ply сдвиге кода в регистре сдвига и в регистре 18 сдвига код номера задания появится на выходе соответс-вующих групп элементов И g и 16.

При совпадении одноименных единичныхзо разрлдоа в регистре 4 сдвига и сигналса на выходах элементов И 14, а также регистра 18 сдвига и сигналов ,а выходах элементов И 16 код номера задания выдается в соответствующие

35 процессоры j и регистры 12„а через элементы ИЛИ 6 обнуляет соответствующие разряды регистров 2, 4 и 18. При обнулении всех разрядов регистра 4 сдвига и регистра 18 сQBYil-à сигнал выхода элемента ИЛИ 3 снимаетсл.Это сзна-!ВеТ, что задание распределено =реди всех процессоров, выполнивших непосредственно предшестB„ .!àùåe задание, а также среди необходимого коли.

45 чеслава гвободных процессоров.

Таким образом, г;редлагаемое уcTpo.1" стао обеспечивает одновременное выделение длл выполнения задания процес.=аров, выполнивших непосредственно

5Î предшествующее задание, и необходимого числа свободных процессоров за

= eT чего и повышается бь!стродействие усгройстаа, формула изобретения. !. Устройство длл распределения зада. и"; прсцессбрам, содержащее бпок управления, регистр готовности, элемент ИЛИ, первый регистр сдвига, гру пу элементов И, первую группу блоков элементов И, группу регистров номеров задания, группу элементов ИЛИ, группу блоков элементов ИЛИ, группу схем сравнения, причем выходы регист ра готовности соединены с первыми входами соответствующих элементов И первой группы и с первой группой информационных входов блока управления вторая группа информационных входов которого соединена с группой входов кода необходимого числа процессоров устройства, выходы первого рег. стра сдвига соединены с соответствующими входами элемента ИЛИ и с первыми ахо дами соответствующих блоков элементо

И первой группы, вторые входы которых соединены с входом кода номера задания устройства, группы информационных выходов устройства соединены с входами соответствующих элементов

ИЛИ группы, выходы которых соединены с входами сброса соответствующих раз рядов регистра готовности и с входам сброса соответствующих разрядов первого регистра сдвига, вход упраалени сдвигом которого соединен с первым выходом разрешения блока управления, вход синхронизации первого регистра сдвига соединен с выходом синхронизации блока управления, выход запрета которого соединен с выходом загре та устройства, вход сброса блока управления соединен с выходом элемента

ИЛИ, входы регистров номеров задания группы соединены с соответствующими группами информационных выходов усT ройства, первые входы схем сравнения группы соединены с входом кода предыдущего задания устройства, вторые входы схем сравнения группы соединены с выходами соответствующих регист роа номера задания группы, выходы схем сравнения группы соединены с ат рыми входами соответствующих элементов И первой группы, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, а него введены группа элементов запрета, второй регистр сдвига, вторая группа блокоо элементов И, причем первые аходь. бло ков элементов И второй группы соединены с входам кода номера задания устройства, вторые входы блоков элементов И второй группы соединены с соответствующими выходами второго регистра сдвига и с входами эл-:.ме та

9572

ИЛИ, третьи входы блоков элементов

И второй группы соединены с выходами соответствующих элементов запрета группы, выходы блоков элементов И первой группы соединены с первыми входами соответствующих блоков элементов ИЛИ группы, вторые входы которых соединены с выходами соответствующих блоков элементов И второй группы, выходы блоков элементов ИЛИ группы соединены с информационными выходами устройства, прямые входы элементов запрета соединены в выходами соответствующих разрядов регистра готовности, запрещающие входы элементов запрета соединены с выходами соответствующих элементов И группы и с третьей группой информационных входов блока управления, входы сброса второго регистра сдвига соединены

С ВЫХОДаМИ СООтВЕтСтВУЮЩИХ ЭЛЕМЕНТОВ

ИЛИ группы, третьи входы блоков элементов И первой группы соединены с выходами соответствующих элементов И группы, запросные входы устройства соединены с соответствующими входами группы информационных входов регистра готовности, первая группа информационных выходов блока управления соединена с информационными входами первогО регистра сдвига, ВТОрая Группа инфор,ационных выходов блока управления сОРд .нена с инфОрмациОнны .":Годами второ-о регистра сдвига, вход управления сцвигом которого соединен с вторым выходом разрешения блока управления, вход синхронизации второго Deãистра сдвига соединен с выходом синхронизации блока управленияя, 35

2, устройство пс и. i, о т л и ч а а щ е е с я тем, что блок управлени-. с:одержит два триггера, три элеме:-I а Н:, два элемента И, два эле45 ме. та задержки, г-енератор импульсов, две схс:.ь: сравнения, группу сумматор..- -,, . мс -.улю два, шифратор, две гру- ь элементов И и группу элемен..Ов ИЛИ, при Гем вторая группа инфор50 мацнонi ûõ входов блока соединена с первыми : руппами входов первой и втоpQl" с>:.;, сравнения, с первыми входами .-зоГветстзующих сумматоров по мо:улс два и с первыми входами соответг с- вующих элементов, первой группы, 55

:".:. ходы которых соединены с первыми !

; одами соответствующих элементов

11

14

И1!И группы, вторые входы элементов

И первой группы соединены с выходом первого элемента НЕ, вход которого соединен с выходом второй схемы сравнения, первые входы первого элемента

И соединены с прямым выходом первого триггера и с первым выходом разрешения блока, выход первого элемента И соединен с вторым выходом разрешения блока, вторые входы элементов ИЛИ группы соединены с выходом. соответствующих элементов И второй группы, выходы элементов ИЛИ группы соединены с первой группой информационных выхо" дов блока, первые входы элементов И второй группы соединены с соответствующими выходами шифратора, с второй группой входов второй схемы сравнс,я и с вторыми входами соответствующих сумматоров по модулю два, выходы которых соединены с соответствующими выходами второй группы информационных выходов блока, входы шифратора соединены с третьей группой информационных входов блока, выход первого элемента задержки соединен с выходом синхрони" зации блока, вход первого элемента задержки соединен с выходом второго элемента И, первый вход которого соединен с выходом генератора импульсов, второй вход второго элемента И соединен с прямым выходом второго триггера, с единичным входом первого триггера и через второй элемент задержки с входом сброса первого триггера, выход второго элемента НЕ соединен с выходом запрета блока, вход второго элемента НЕ соединен с выходом первой схемы сравнения и с. ер ".— ничным входом второго триггера, вход сброса которого соединен с выходом третьего элемента НЕ, вход третьего элемента НЕ соединен с входом сброса блока, вторая группа входов первой схемы сравнения соединена с второй группой информационных входов блока, выход второй схемы сравнения соединен с вторыми входами элементов И второй группы, с вторым входом второго элемента И и с входом первого элемента

КЕ.

Источ ники информ а ции . принятые во внимание при экспертизе

1. Авторское свидетельство CCCP

Н 468240, кл. G 06 F 9/00, 19 j2.

2. Авторское свидетельство CCCP по заявке М 2949250, кл. G 06 F 9j46, 1980 (прототип).

957211

Заказ 6600/38

47

Составитель М. Кудряшев

Редактор И. Тыкей Техред С.Мигунова Корректор M. Коста

Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035., Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,