Адаптивное вычислительное устройство

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К ЛВтОРСКОМ СВИДВтаЛЬСтВЬ

Союз Советсиик

Социалистичесиик

Республик >957214

-Ф. (61) Дополнительное к авт. свид-ву— (22) Заявлено 03.11.80 (21) 3217818/18-24 .с присоединением заявки М(5l )M. Кл.

6 06 F 15/00

Ркударатаанпый квинтет

СССР

lo делам изобретений н открытий (23) 0риоритет— (53) УДК 681,325 (088.8) Опубликовано 07.09.82. Бюллетень М 33

Дата опубликования описания 07.09.82 о Знамени институт точной механики и оптики (54) АДАПТИВНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, в частности к адаптивным вычислительным устройствам и может быть использовано при построении многопроцессорных вычислительных систем.

Известно адаптивное вычислительное устройство, содержащее вычислительные модули, блок сравнения, кольцевые регистры, логические элементы (1 j.

Однако это устройство характеризуется низкой производительностью вследствие последовательного вычислительного процесса.

Известно адаптивное вычислительное устройство, содержащее вычислительные модули, блок памяти реконфигурации, блок управляющей памяти, блок оперативной памяти, четыре распреде- -зо лителя импульсов и входной регистр, причем вход блока оперативной памяти, соединен с адресными выходами вычислительных модулей, а выход этого бло2 ка подключен к первым информационным входам вычислительных модулей, вторые информационные входы которых соединены с первым выходом входного регистра, первые и вторые управляющие входы вычислительных модулей подключены соответственно к первому выходу первого распределителя импульсов и выходу блока управляющей памяти, который соединен с входом установки

"0" первого распределителя импульсов и входом разрешения приема входного регистра, информационный вход входного регистра подключен к информационному входу устройства, а счетные входы первого и второго распределителей импульсов - к тактовому входу устройства, второй выход входного регистра и первый выход второго распределИтеля импульсов соединены с входом адреса строки блока управляющей памяти, второй выход второго распределителя импульсов подключен к счетному входу третьего распределителя

957214 импульсов, второй выход первого распределителя импульсов и первый выход четвертого распределителя импульсов соединены с входом адреса столбца блока управляющей памяти и третьими управляющими входами первой группы вычислительных модулей, первый вход установки "0" второго распределителя импульсов и входу установки "1" третьего распределителя импульсов под- 1р ключены к входу установки устройства, третий выход .второго распределителя импульсов соединен с входом адреса столбца блока памяти реконфигурации, выход которого подключен к входам настройки первой группы вычислительных модулей (2).

В известном устройстве число вычислительных модулей, настроенных на выполнение каждой функции, постоянно и не зависит от лотока запросов на выполнение различных функций. Вследствие этого производительность устройства не всегда удовлетворяет предьявляемым требованиям.

2$

Цель изобретения - повышение производительности устройства. . Поставленная цель достигаешься тем, что устройство содержит счетчики, дешифратор, схему сравнения, триггер управления и мультиплексор, при этом информационные входы мультиплексора соединены с информационными выходами вычислительных модулей, адресный вход мультиплексора подключен к второму выходу первого распределителя импульсов, а выход мультиплексора соединен с входом разрешения выборки блока управляющей памяти, выход схемы сравнения подключен к входу блокировки

40 управляющей памяти, управляющему входу блока памяти реконфигурации, входам вычитания счетчиков, второму входу установки "С" второго распределителя импульсов и счетному входу четвертого распределителя импульсов, второй выход которого соединен с входами установки "0" счетчиков и триггера управления, вход установки "1" триггера управления подключен к входу установки устройства, первый выход . триггера управления соединен с управляющими входами второго и четвертого распределителя импульсов, а второй выход - с управляющим входом первого распределителя импульсов и входом раз.>5 решения выдачи входного регистра, первый и третий выходы второго распределителя импульсов подключены соответственно к информационному входу дешифратора и управляющим входам счетчиков, третий выход первого распределителя импульсов соединен с управляющим входом дешифратора, выходы которого подключены к входам сложения счетчиков, а выходы счетчиков. соединены с первым входом схемы сравнения, второй вход которой соединен с первым выходом третьего распределителя импульсов.

Вычислительный модуль содержит арифметико-логический блок, блок микропрограммной памяти, блок управления и блок элементов И, причем первый- и второй информационные входы модуля соединены с первым и вторым информационными входами арифметико-логического блока, первый управляющий вход модуля подключен к первому управляющему входу арифметико-логического блока и первому входу блока элементов

И, второй управляющий вход модуля соединен с вторым входом блока элементов И, третий управляющий вход .модуля подключен к первым входам блока управления и блока микропрограммной памяти, вход настройки модуля соединен с вторым и третьим входами блока микропрограммной памяти, первый выход арифметико-логического блока подключен к адресному . выходу модуля, второй выход арифметико-логического блока соединен с вторым входом блока управления, третий и четвертый входы которого подключены соответственно к первому выходу блока микропрограммной памяти и выходу блока элементов И, а выход — к третьему входу блока микропрограммной памяти, второй и третий выходы блока микропрограммной памяти соединены соответственно с вторым управляющим входом арифметико-логического блока и информационным выходом .модуля.

Арифметико-логический блок содержит регистр, сумматор, коммутатор, два узла элементов И, узел оперативной памяти и дешифратор, при этом первый и второй информационные входы блока соединены с первыми входами соответственно первого узла элементов И и коммутатора, выход регистра подключен к первому входу второго узла элементов И и второму входу коммутатора, первый управляющий вход блока соединен с вторыми входами узлов элементов И, а второй управ9572 ляющий вход блока подключен к входу дешифратора, выход которого соединен с управляющими входами регистра, сумматора, коммутатора и узла оперативной памяти, выход узла оперативной памяти подключен к третьему входу коммутатора, выход которого соединен с информационным входом сумматора, выход первого узла элементов И и первый выход сумматора подключеиы к информа-10 ционным входам регистра и узла оперативной памяти, а выход второго узла элементов И и второй выход сумматора соединены соответственно с первым и вторым выходами блока.. 13

Блок управления содержит два регистра, коммутатор и дешифратор, причем первый и второй входы блока соединены с первыми входами соответственно первого и второго регистров, тре- 2в тий вход блока подключен к входу дешифратора и первому входу коммутатора, а четвертый вход блока соединен с вторым входом коммутатора, выход дешифратора подключен к управляющим 23 входам регистров и коммутатора, третий вход которого соединен с выходом второго регистра, а выход - с вторым входом первого регистра, выход первого регистра подключен к выходу бло-М ка.

На фиг. приведена структурная схема предлагаемого устройства; на фиг. 2 — вариант вычислительного модуля; на фиг. 3 - вариант арифметико3$ логического блока; на фиг. 4 - вариант блока управления; на фиг. 5 структура блока памяти реконфигурации.

Адаптивное вычислительное устройство (фиг. 1) содержит вычислительные .модули 1, блок 2 памяти реконфигурации, блок 3 управляющей памяти, блок, . 4 оперативной памяти, четыре распределителя 5-8 импульсов, входной регистр 9, счетчики 10, дешифратор 11, схему 12 сравнения, триггер 13 управления, мультиплексор 14. Вход 15 блока 4 оперативной памяти соединен с выходами вычислительных модулей 1, а выход 16 этого блока подключен к первым информационным входам вычислим тельных модулей 1, вторые информационные входы 17 которых соединены с первым выходом входного регистра 9.

Первые 18 и вторые !9 управляющие входы вычислительных модулей 1 подключены соответственно к первому выходу первого распределителя импульсов 5 и выходу блока управляющей

14 d памяти 3, который соединен с входом

20 установки "0" первого распределителя импульсов 5 и входом 21 разрешения приема входного регистра 9, информационный вход 22 входного регистра 9 подключен к информационному входу устройства, а счетныа входы первого 5 и второго 6 распределите лей импульсов - к тактовому входу 23

: устройства, второй выход входного ре- . гистра 9 и первый выход второго распределителя импульсов 5 соединены с входом 24 адреса строки блока 3 управ" ляющей памяти, второй выход 25 второго распределителя 6 импульсов подключен к счетному входу третьего распределителя 7 импульсов, второй выход первого распределителя импульсов 5 и первый выход четвертого распределителя 8 импульсов соединены с входом 26 адреса столбца блока 3 управляющей па. мяти и третьими управляющими входами

27 первой группы вычислительных модулей 1„ первый вход установки "0" второго распределителя 6 импульсов и вход установки "1" третьего распределителя 7 импульсов подключены к входу

28 установки устройства, трезини выход второго распределителя 6 импульсов соединен с входом 29 адреса столбца блока 2 памяти реконфигурации, выход которого подключен к входам 30 настройки первой группы вычислительных модулей 1. Информационные входы мультиплексора 14 соединены с информационными выходами 31 вычислительных модулей 1. Адресный вход 32 муль" типлексора 14 подключен к второму выходу первого распределителя импульсов 5, а выход мультиплексора 14 соединен с входом 33 разрешения выборки блока 3 управляющей памяти. Выход 34 схемы 12 сравнения подключен к входу блокировки управляющей памяти 3, управляющему входу блока 2 памяти реконфигурации, входам вычитания счетчиков

10„ второму входу установки "0" второго распределителя 6 импульсов и, счетному входу четвертого распределителя 8 импульсов, второй выход 35 которого соединен с входами установки "0" счетчиков 10 и триггера !3 управления. Вход установки "1" триггера 13 управления подключен к входу 28 установки устройства, первый выход

36 триггера 13 управления соединен с управляющими входами второго 6 и четвертого 8 распределителей импульсов, в второй выход 37 .- с управляю7 95721 щим входом первого распределителя 5 импульсов и входом разрешения выдачи входного регистра 9, первый и третий выходы второго распределителя 6 импульсов подключены соответственно к информационному входу 38 дешифратора !

1 и управляющим вхорам 39 счетчиков

10, третий выход первого распредели- . теля 5 импульсов соединен с управляю", щим входом 40 дешифратора 11, выходы 1в которого подключены к входам 41. сложения, счетчиков IO, выходы счетчиков

10 соединены с первым входом 42 схемы 12 сравнения, второй вход 43 которой соединен с первым выходом тре- 1 тьего распределителя 7 импульсов.

Вычислительный модуль 1 (фиг. 2) содержит арифметика-логический блок 44 блок 45 микропрограммйой памяти, блок 46 управления и блок 47 элементов И, причем первый 16 и второй 17 информационные входы модуля 1 соединены с первым и вторым информационными входами арифметико-логического блока 44, первый управляющий вход

18 модуля 1 подключен к первому управляющему входу арифметико-логического блока 44 и первому входу блока

47 элементов И, второй управляющий вход !9 модуля 1 соединен с вторым входом блока 47 элементов И, третий управляющий вход 27 модуля 1 подключен к первыщ входам блока 46 управления и блока 45 микропрограммной,, памяти, вход настройки 30 модуля зз соединен с вторым и третьим входами блока 45 микропрограммной памяти, первый выход арифметико-логического блока 44 подключен к выходу 15 модуля 1, второй выход 48 арифметико-логического блока 44 соединен с вторым входом блока 46 управления, третий 49 и четвертый 50 входы которого подключены соответственно к первому выходу блока 45 микропрограммной

45 памяти и выходу блока 47 элементов

И, а выход 51 - к третьему входу блока 45 микропрограммной памяти, второй и третий выходы блока 45 микропрограммной памяти =оединены соот-.

30 ветственно с вторым управляющим входом арифметико-логического блока 52 и информационным выходом 31 модуля 1, Арифметико-логический блок 44 содержит регистр 53, сумматор 54, коммутатор 55, два узла элементов.И 56 и

SS

57, узел 58 оперативной памяти и дешифратор 59, при этом первый 16 и второй !7 информационные входы блока соединены с первым и вторым входами первого узла элементов И 56, первый выход которых подключены к первому входу коммутатора 55. Выход регистра

53 подключен к первому входу второго узла элементов И 57 и второму входу коммутатора 55. Первый управляющий вход 18 блока соединен с вторыми входами узлов элементов И 56 и 57, а второй управляющий вход 52 блока под.ключен к входу дешифратора 59, выход которого соединен с управляющими входами. регистра 53, сумматора 54, коммутатора 55 и узла 58 оперативной памяти, выход узла оперативной памяти

58 подключен к третьему входу комму- . татора 55, выходы которого соединеньг с информационными входами сумматора

54. Второй выход первого узла элементов И 56 и первый выход сумматора

54 подключены к информационным входам регистра 53 и узла 58 оперативной памяти, а выход второго узла элементов И 57 и второй выход 48 сумматора

54 соединены соответственно с первым и вторым выходами блока.

Блок управления содержит два регистра 60 и 61, коммутатор 62 и дешифратор 63, причем первый 27 и второй 50 входы блока соединены с первыми входами соответственно первого 60 и второго 61 регистров. Третий вход

49 блока подключен к входу дешифратора 63 и первому входу коммутатора 62, а четвертый вход 50 блока соединен с вторым входом коммутатора 62, выход дешифратора подключен к управляющим входам регистров 60, 61 и коммутатора 62, третий вход которого соединен с выходом второго регистра 61, а выход - с вторым входом первого регистра 60, выход первого регистра 60 подключен к выходу 51 блока.

Блок памяти реконфигурации (фиг. 5) содержит запоминающее устройство 64, счетчик 65, элемент И 66, триггер 67 и генератор 68 импульсов. Вход адреса строки запоминающего устройства 64 подключен к информационному выходу счетчика 65, выход переноса которого подключен к первому входу триггера

67, второй вход которого связан с входом 34 блока 2, а выход - с первым входом элемента И 66, второй вход которого подключен к генератору 68 импульсов, а выход - к тактовому входу счетчика 65. Адресный вход столбца запоминающего устройства 64 подсоединен к входу 29 блока 2. К выходу 30

9572 блока 2 памяти подсоединены выходы счетчика 65 и запоминающего устройства 64. Такая реализация блока 2 памяти позволяет производить перезапись .микропрограмм из блока 2 памяти в блок 45 микропрограммной памяти вычислительного модуля 1.

Устройство работает в режимах вычислений и сбора статистики и настройки (адаптации).

В режиме вычислений осуществляется распределение поступающих в систему. запросов на выполнение функций

f;e F в вычислительные модули 1, имеющие соответствующую настройку и не загруженные ранее принятыми запросами. Если при проверке всех вычислительных модулей 1 ни один из них не может быть загружен на выполнение запрашиваемой функции fi то в i-ом счетчике 10 прибавляется "1". Этим набирается статистика о функциях, на выполнение которых настроено не" достаточное число модулей 1.

8 режиме настройки по накопленной в счетчиках статистике 10 производит" ся перераспределение числа модулей

1, настроенных на выполнение функций пропорционально коду, накопленному в i-ом счетчике 10.

Таким образом, в предлагаемом устройстве осуществляется адаптация к потоку запрашиваемых функций. 8 результате адаптации повышается производительность устройства, так как на выполнение каждой функции настраивается число модулей 1, пропорциональное вероятности запроса на выполнение соответствующей функции и времени ее вычисления..

B режиме вычислений производится распределение запросов на выполнение функций f; в соответствии с настройкой вычислительных модулей 1. Инфор.мация о настройке модулей 1 выдается

43 с блока 3 управляющей памяти, храня щ; "c, матрицу ц 4, Ц, элемент которой . .1, если j-ый модуль 1 настроен на выполнение функции

0, в противном случае

При поступлении запроса на выполнение функции f> на вход 24 адреса строки блока 3 памяти поступает код этой функции, на вход 26 адреса столбца поступает двоичный код с выхода распределителя 5, этот же код подается на адресный вход 32 мультиплек" сора 14. При этом, если выбранный распределителем 5 модуль 1 не эагру

14 . 10 жен, то возбуждается вход выборки блока памяти 3 и на его выход выдает ся содержимое ячейки Ч . Если выбранный незагруженный модуль 1 настроен на выполнение запрашиваемой функции, то "1" с выхода блока 3 памяти возбуждает шину 19 приема инфор- . мации и в выбранный модуль 1 загружается запрос. По "1" с выхода блока 3 памяти производится прием следующе" го запроса с входного регистра 9 и возврат распределителя 5 импульсов в исходное состояние. Если в выбранный модуль 1 запрос не может быть загружен, то в следующем такте распределитель 5 импульсов изменяет состояние и проверяется возможность загрузки на запрашиваемую функцию следующего по порядку модуля 1.

Если при переборе всех состояний распределителя 5 импульсов не найден ни один модуль 1, способный принять запрос на функцию f; то по сигналу переноса с выхода 40 распределителя

5 импульсов осуществляется прибавление "1" в i-ом счетчике 10. Импульс переноса с распределителя 5 импульсов поступает на вход стробирования дешифратора 11, на информационный вход которого поступает код запрашиваемой функции. Таким образом, в счетчиках

10 происходит накопление статистики о функциях, на выполнение которых на" строено недостаточное число модулей 1,.

8 режиме настройки (адаптации) производится распределение функций между вычислительными модулями 1 в соответствии со статистикой, накоп-ленной в режиме вычислений в счетчиках 10. На выполнение каждой функции настраивается число модулей 1, пропорциональное коду, накопленному в i- ом счетчике 10. При этом и модулей 1 жестко настраиваются на выполнение одной функции f, f,..., f „ соответственно, остальные m-n модулей

1, настраиваются по информации, накопленной в счетчиках 10.

8 режим настройки устройство переводится при т1одаче импульса на вход

28 триггера 13. При этом производится установка распределителей 6 и 7 импульсов в исходное состояние (распределители 5-8 импульсов содержат счетчик и дешифратор, при установке в начальное состояние счетчик обнуляется и на выходе дешифратора формируется унитарный код 0,0,0,...,0,1 ).

При переброске триггера 13 происходит

11 95721 отключение от входов 24 адреса строки блока 3 памяти выхода входного регистра 9 и подключение выхода 38 распределитепя 6 импульсов (иа выход 38 подается двоичный код). Кроме того к входам настройки 27 модулей 1 подключается унитарный выход распределителя

8 импульсов.

При распределении функций .сначала производится настройка выбранного мо" 10 дуля на функцию f соответствующую счетчику 10 с наибольшим содержимым, при этом содержимое этого счетчика . !

0 уменьшается. Затем выбирается сле" дующий по порядку модуль 1 и произво- 15 дится его настройка На функцию, соответствующую наибольшему коду в счетчике 10 и т. д., пока не будут настроены все вычислительные модули 1. Для поиска счетчика 10, .содержащего наи- 20 больший код, содержимое счетчиков 10 поочередно сравнивается с эталонным кодом, снимаемым.с выхода распределителя 7 импульсов,.Поочередность подключения счетчиков 10 к схеме 12 срав2З нения обеспечивается распределителем

6 импульсов. Распределителем 8 импульсов обеспечивается очередность настройки вычислительных модулей и подсчет числа настроенных модулей 1 . З0

После настройки всех модулей 1 на выходе 35 распределителя 8 импульсов формируется сигнал. В каждом цикле настройки осуществляется перебор состояний распределителя 6 импульсов до. формирования сигнала на выходе схемы 12 сравнения или до перебора всех и состояний, в последнем случае сигналом на выходе 25 распределителя

6 импульсов уменьшается значение эталонного кода, выдаваемого с распределителя 7 импульсов. По переднему фронту сигнала на выходе схемы 12 сравнения производится выдача сигнала начала настройки в блок 2 памяти реконфигурации, коды настройки выдаются с выхода 30 блока 2 памяти; запись "1" в ячейку блока 3 памяти по адресу строки, снимаемому с выхода

38 распределителя 6 импульсов, и столбца, снимаемого с выхода распределителя импульсов 8.

После передачи кодов настройки из блока 2 памяти реконфигурации в вычислительный модуль 1, выбранный распределителем 8.импульсов,. с управляющего выхода блока 2 памяти реконфигурации выдается сигнал, по которому производится уменьшение кода

4 12 в счетчике 10, выбранном распределителем 6; изменение состояния .распределителя импульсов 8 и установка начального состояния распределителя импульсов 6.

При настройке всех модулей 1 на выходе 35 распределителя 8 импульсов формируется сигнал, по которому происходит обнуление счетчиков 10 и переброска триггера 13. При переброске триггера 13 к входу адреса строки блока 3 памяти подключается регистр

9 и от распределителя 6 импульсов отключается тактовый .вход устройства

23. Устройство переходит в режим вычислений.

Работа схемы блока памяти реконфигурации (фиг, 5).

По переднему фронту импульса с выхода 34 схемй 12 сравнения осуществляется запись "1" в триггер 66, при этом выход генератора 68 тактовых импульсов через элемент И 67 подключается к тактовому входу счетчика 65, задающего адрес строки запоминающего устройства 64, адрес столбца снимается с выхода 29 распределителя 6 импульсов. Разрядность ячеек запоминающего устройства 64 определяется раз-. рядностью микрокоманд вычислительных модулей 1. При выдаче.с блока 2 памяти всех микропрограмм на выходе переноса счетчика 65 формируется сигнал, производящий переброску триггера 66 и отключение от счетчика 65 генератора 68 импульсов. Сигнал переноса счетчика 65 выдается также на управляющий выход блока памяти реконфигурации, В вычислительных модулях 1 (фиг. 2) реализовано классическое микропрограммное управление с принудительной адресацией, при котором в каждой микрокоманде указывается адрес. следующей микрокоманды. При поступлении сигнала на вход 27 выбранного вычислительного модуля 1 происходит его настройка, т, е. загрузка соответствующей микропрограммы в блок 45 памяти микропрограмм. Адрес и информация, записываемая по этому адресу, поступает на шины 30 с выхода блока 2 памяти.В режиме вычислений формирование адресов микрокоманд реализуется блоком 46 управления по кодаи, поступающим с выхода блока 45 памяти микропрограмм.

Загрузка начального адреса микропрограммы реализуется сигналом на входе

19 и при "1" на входе 18. Подключение

13 9572 модулей 1 к общей памяти и магистралям происходит при поступлении "1" на вход 18,выбранного модуля 1. На выход 31 модуля 1 выдается сигнал при завершении выполнения микропрограммы.

В арифметико-логическом блоке 45 в зависимости от кода, поступающего с выхода памяти микропрограмм 45, выполняется одна -из арифметических или 10 логических операций над одним или двумя операндами, выдаваемыми с регистра 53, блока 58 оперативной памяти или с входов 16, и l7, Результат заносится в регйстр 53, блок 58 оператив- 1S ной памяти или выдается на выход 1.5 модуля- 1. Формирование адреса микрокоманды реализуется блоком 46 управления (фиг. 4). Адрес микрокоманды заносится в регистр 60 с выхода бло-. щ ка 45 памяти микропрограмм. При условном переходе часть адреса формируется по содержимому регистра 6|, хранящего переносы, сформированные арифметико-логическим блоком 44 при выполнении текущей или одной из предыдущих микрокоманд.

Технико-экономический эффект от использования предлагаемого изобретения заключается в повышении производительности. устройства. В известном устройстве количество вычислительных модулей 1, йастроенных на выполнение каждой функции, постоянно и не зависит от изменений потока запросов на вь1полнение различных функций.

33

8 предлагаемом же устройстве осуществляется адаптация к потоку входных задач, в результате чего число вычислительных модулей 1, настроенных на

40 выполнение каждой функции, пропорционально вероятности запроса и времени выполнения этих функций. 8 результате адаптации повышается производитель ность устройства. формула изобретения

i. Адаптивное вычислительное уст.ройство, содержащее вычислительные модули, блок памяти реконфигурации, блок управляющей памяти, блок оперативной памяти, четыре распределителя импульсов и входной регистр, причем

SS вход блока оперативной памяти соединен с адресными выходами вычислительных модулей, а выход этого блока подключен к первым информационным входам

14 14 вычислительных модулей, вторые информационные входы которых соединены с первым выходом входного регистра, первые и .вторые управляющие входы вычислительных модулей подключены соответ, ственно к -первому выходу первого распределителя импульсов и выходу блока управляющей памяти, который соединен с входом установки "0" первого распределителя. импульсов и входом разрешения приема входного регистра, информационный вход входного регистра подключен к информационному входу устройства, а счетные входы первого и второго распределителей импульсов - к тактовому .входу устройства, второй выход входного регистра и первый выход второго распределителя импульсов соединены с входом адреса строки блока управляющей памяти, второй, выход второго распределителя импульсов под ключен к счетному входу третьего рас-. пределителя импульсов, второй выход первого распределителя импульсов и первый выход четвертого распределителя импульсов соединены с входом адреса столбца блока управляющей памяти и третьими управляющими входами первой группы вычислительных модулей, первый вход установки "0" второго распределителя импульсов и вход установки "1" третьего распределителя импульсов подключен к входу установки устройства, третий выход второго распределителя импульсов соединен с входом адреса столбца блока памяти реконфигурации, выход которого подключен к входам настройки первой группы вычислительных модулей, о т л и ч аю щ е е с я тем, что, с целью увеличения производительности, оно содержит счетчики,- дешифратор, схему сравнения, .триггер управления и мультиплексор, причем информационные входы мультиплексора соединены с инфор-„ мационными выходами вычислительных модулей, адресный вход мультиплексора подключен к второму выходу первого распределителя импульсов, а выход мультиплексора соединен с входом разрешения выборки блока управляющей памяти, выход схемы сравнения подключен к входу блокировки блока управляющей памяти, управляющему входу блока памяти реконфигурации, входам вычитания счетчиков, второму входу установки "0" второго распределителя импульсов и счетному входу четвертого расI пределителя импульсов, второй выход

9572 которого соединен с входами установки "0" счетчиков и триггера управления, вход установки "1" триггера управления подключен к входу установки устройства, первый выход триггера 3 управления соединен с управляющими входами второго и четвертого распределителей импульсов, а второй выходс управляющим входом первого распре- . делителя импульсов и входом разрешения выдачи входного регистра, первый и третий выходы второго распределителя импульсов подключены соответственно к информационному, входу дешифратора и управляющим входам очетчиков, третий выход первого распределителя импульсов соединен с управляющим входом дешифратора, выходы которого подключены к входам сложения счетчиков, а выходы счетчиков соединены с И первым входом схемы сравнения, второй вход которой соединен с первым выходом третьего распределителя им" пульсов.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что вычислительный модуль содержит арифметикологический блок, блок микропрограм-. мной памяти, блок управления и блок элементов И, причем первый и второй. 36 информационные входы модуля соединены с первым и вторым информационными вхо дами арифметико-логического блока, первый управляющий вход модуля подключен к первому управляющему входу арифметико-логического блока и первому входу блока элементов И, второй управляющий вход модуля соединен с вторым входом блока элементов И, третий управляющий вход модуля подключенщ к первым входам блока управления и блока микропрограммной памяти, вход настройки модуля соединен с вторым и третьим входами блока микропрограммной памяти, первый выход арифметико- gg логического блока подключен к адресному выходу модуля, второй выход арифметико-логического блока соединен с вторым входом блока управления, третий и четвертый входы которого подключены соответственно к первому выходу блока микропрограммной памяти и выходу блока элементов И, а вы-. ход - к третьему входу блока микропрограммной памяти, второй и третий выходы блока микропрограммной памяти соединены соответственно с вторым

14 16 управляющим входом арифметико-логического блока и информационным выходом модуля.

3. Устройство по и, 2, о т л и ч а ю щ е е с я тем, что арифметикологический блок содержит регистр, сумматор„ коммутатор, два,узла эле.ментов И, узел оперативной памяти и дешифратор, причем первый и второй информационные входы блока соединены с первыми входами соответственно первого узла элементов И и коммутатора, выход регистра подключен к первому входу. второго узла элементов И и вто.рому входу коммутатора, первый управляющий вход блока соединен .с вторыми входами узлов элементов И, а второй управляющий вход блока подключен к входу дешифратора, выход которого соединен с управляющими входами регистра, сумматора, коммутатора и узла оперативной памяти, выход узла опера--. тивной памяти подключен к третьему входу коммутатора, выход которого соединен с информационным входом сумматора, выход первого узла элементов И и первый выход сумматора подключены к информационным входам регистра и узла оперативной памяти, а выход второго узла элементов И и второй выход сумматора соединены соответственно с первым и вторым выходами блока.

4. Устройство по и. 2, о т л ич а ю щ е е с я тем, что блок управления содержит два регистра, ком- . мутатор и дешифратор, причем первый и второй входы блока соединены с первыми входами соответственно первого и второго регистров, третий вход блока подключен к входу дешифратора и первому входу коммутатора, а четвертый вход блока соединен с вторым входом коммутатора, выход дешифратора подключен к управляющим входам регистров и коммутатора, третий вход которого соединен с выходом второго регистра, а выход - с вторым входом первого регистра, выход первого регистра подключен к выходу блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N. 694864, кл. G 06 F 15/18, 1979.

2. Авторское свидетельство CCCP и 640301, кл. G 06 F 15/00, 1978 (прототип).

957214, Тираж 73> Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

f3 3035, .Москва, Ж-35, Раушская наб., д . 4/5

Заказ 6600/38

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель Г. Виталиев

Редактор И. Тыкей Техред С.Иигунова Корректор H° . Коста