Устройство микропрограммного управления

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Реса убпик (61) Дополнительное к авт. свид-ву(22) Заявлено 08. 12. 80 (21) 3214761/18-24 (51).М.Кп з

G 06 F 9/22 с присоединением заявки ¹â€”

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет—

Опубликовано 230982. Бюллетень ¹ 35

Дата опубликования описания 230982 ($3) УДК 681. 32 (088. 8) В.С. Харченко, В. Г;Самарский, Г. Н. Тимоньки н ,и С.Н.Ткаченко (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ

Изобретение относится к цифровой вычислительной технике и может быть использовано в качестве устройства управления ЭВМ с микропрограммным принципом управления.

Известно устройство микропрограммного управления, содержащее запоминающие блоки для хранения адресных и операционных микрокоманд, буферный регистр, регистр адреса и регистр логических условий, счетчики количества микрокоманд и адресов микрокоманд, шифратор, дешифраторы, триггер управления, лЬгические элементы И, И-НЕ, НЕ, элементы задержки и генератор тактовых импульсов (1).

Недостатком указанных устройств является низкая экономичность, обусловленная большой избыточностью запоминающих блоков.

Наиболее близким к изобретению по технической сущности является устройство микропрограммного управления, содержащее последовательно соединенные первый дешифратор, первый запоминающий блок, буферный регистр, второй вход которого соединен с выходом первого блока элементов И, а первый выход через второй блок элементов И соединен с первым входом регистра сдвига базовой адресной микрокоманды, второй вход которого является входом кода операции устройства, вход логических условий которого соединен с первым входом первого блока элементов И, второй вход которого соединен с выходом регистра логических условий, первый вход которого соединен с вторым выходом первого запоминающего блока, третий выход которого через шифратор соединен с первым входом счетчика количества микрокоманд, второй выход шифратора соединен с первым входом счетчика адреса микрокоманд, выход которого через второй дешифратор, второй запоминающий блок, регистр адреса базовых операционных микрокоманд, третий дешифратор и третий запоминающий блок соединен со счетными входами счетчика адреса микрокомаид и счетчика количества микрокоманд, вцходы которого через первый элемент Й соединены с первыми входами второго,. третьего, а через первый элемент НŠ— четвертого элемента И, выход которого соединен с вторым входом дешифратора и входом установки в нуль регистра адреса. базовой операционной микрокоманды, а второй вход

ЗО четвертого элемента И соединен с

960814. первым выходом генератора тактовых импульсов, а через первый элемент задержки — с входом установки в нуль регистра сдвига базовых операционных микрокоманд, вторыми входами третьего дешифратора и. третьего эле- 5 мента И и входом второго элемента задержки, выход которого соединен с единичным выходом первого триггера управления и вторым входом первого элемента И, выход которого соединен !О с вторым входом второго блока элементов И, выход третьего элемента И соединен с входами установки в нуль буферйого регистра, регистра логических .условий, счетчика адреса I5 микрокоманд и вторым входом первого дешифратора, нулевой выход первого триггера управления соединен с пер. вым входом третьего блока элементов

И, второй вход которого соединен с выходом регистра сдвига базовых операционных микрокоманд, первый вход которого соединен с вторым выходом третьего запоминающего блока, второй выход генератора тактовых импульсов соединен с вторым входом пятого элемента И, выход которого соединен с первым входом шестого .элемента И и со счетным входом счетчика импульсов количества сдвига, выходы которого через элемент И-ЙЕ соединены с вторым входом шестого элемента И, а через второй элемент HE - с нулевым входом первого триггера управления, четвертый выход первого запоминающего блока соединен с тре- 35 тьим входом регистра сдвига базовых адресных микрокоманд (2) .

К недостатку устройства относится, большое время формирования операционных микрокоманд путем циклического 40 сдвига базовых операционных микрокоманд в одном направлении.

Выполнение операции циклического сдвига базовой операционной микрокоманды в одном направлении приводит к увеличению времени формирования операционных микрокоманд, а следовательно определяет повышенные требования к работе генератора тактовых импульсов.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в устройство микропрограммного 1 правления с базовыми множествами микрокоманд, содержащее последовательно соединенные первый дешифратор, первый запоминающий блок, буферный регистр, второй вход которого . соединен с выходом первого блока элементов И, а первый выход через второй блок элементов И соединен с первым входом регистра сдвига базовой адресной микрокоманды, второй вход которого является входом кода операции устройства, вход логических усло-65 вий которого соединен с первым входом первого блока элементов И, вто- рой вход которого соединен с выходом регистра логических условий, первый вход которого соединен с вторым выходом первого запоминающего блока, третий выход которого через шифратор соединен с первым входом счетчика количества микрокоманд, второй выход шифратора соединен с первым входом счетчика адреса микрокоманд, выход которого через второй дешифратор, второй запоминающий регистр адреса базовых операционных микрокоманд, третий дешифратор и третий запоминающий блок соединен со счетными выходами счетчика адреса микрокоманд и счетчика количества крокоманд, выходы которого через первый элемент И соединены с первыми входами второго, третьего, а через первый элемент ЙЕ - четвертого элемента И, выход которого соединен с вторым входом дешифратора и входом установки в нуль регистра адреса базовой операционной микрокоманды, а второй вход четвертого элемента И соединен с первым выходом генератора тактовых импульсов, а через первый элемент задержки — с входом установки в нуль регистра сдвига базовых операционныхмикрокоманд,вторыми входами третьего дешифратора и третьего элемента И и входом второго элемента задержки выход которого соединен с единичным выходом первого триггера управления и вторым входом первого элемента И, выход которого соединен с вторым входом второго блока элементов И, выход третьего элемента И соединен,с входами установки в нуль. буферного регистра, регистра логических условий, счетчика адреса микрокоманд и .вторым входом первого дешифратора, нулевой выход первого триггера управления соединен с первым входом третьего блока элементов И, второй вход которого соеднинен с выходом регистра сдвига базовых операционных микрокоманд, первый вход которого соединен с вторым выходом третьего запоминающего блока, второй выход генератора тактовых импульсов соединен с вторым входом пятого элемента И, выход которого соедийен с первым входом шестого элемента И и со счетным входом счетчика импульсов количества сдвига, выходы которого через элемент И-НЕ соединены с вторым входом шестого элемента И, а через второй элемент НŠ— с нулевым входом первого триггера управления, четвертый выход первого запоминающего блока соединен с третьим выходом регистра сдвига базовых адресных микрокоманд, дополнительно введены три блока элементов ИЛИ, четыре блока элементов И, четыре элемента И, 960814

0 0001

0010

0011

h = 0 0011

° °

h = 1 0110.

45 Следовательно, для множеств QA H

Q .„справедливо

G Q

Второй этап оптимизации первого

50 запоминающего блока аналогичен оптимиз ации третьего запоминающего блока и состоит в том, что из множества базовых адресных (операционных) микрокоманд Q<< (Q< ) формируется укоро55 ченное множество базовых адресных (ОперациОнных) микрОКОманд Q<„ (Q< ).

Между мнОжествами Q<< и Q „(Q< и

Q> ) существует зависимость поскольку функцией отображения множества Q (» 05) На множество Q А (Qpg ) является операция инвертирования.

На чертеже представлена функциональная блок-схема устройства микропрограммного управления .c базовыми

65 множествами микрокоманд. элемент ИЛИ и второй триггер управления, причем первый вход первого блока элементов ИЛИ соединен с выходом третьего блока элементов И, выход первого элемента ИЛИ является выходом микроопераций устройства, а второй вход соединен с выходом четвертого блока элементов И, первый вход которого соединен с первым входом третьего блока элементов И, второй вход — с вторым выходом регистра сдвига базовых операционных микрокоманд, а третий вход — с третьим входом третьего блока элементов И и с вторым выходом регистра адреса базовых операционных микрокоманд, третий выход которого соединен с инверсным входом седьмого и первым входом восьмого элементов И, выходы которых соединены соответственно с вторым и третьим входами регистра сдвига базовых операционных микрокоманд, а вторые входы соединены с выходом шестого элемента И и с первыми входами девятого и десятого элементов

И, вЫходы которых соединены соответственно с четвертым и пятым входами регйстра сдвига базовых адресных микрокоманд,а вторые входы соединены с вторым выходом буферного регистра, третий выход которого соединен с первыми входами пятого и шестого . блоков элементов И, вторые входы которых соединены с первым и вторым выходом регистра сдвига базовых адресных микрокоманд соответственно, а выходы — с гервым и вторым входами второго блока элементов ИЛИ, выход которого соединен с вторым входом первого дешифратора, четвертый выход буферного регистра соединен с первым входом седьмого блока элементов И, второй вход которого соединен с выходом второго элемента НЕ, третий вход - с единичным выходом второго триггера управления и первым входом элемента ИЛИ второй вход которого соединен с единичным выходом первого триггера управления, а выход — с первым входом пятого элемента И,единичный вход второго триггера управления соединен с выходом четвертого элемента И, вы- ход седьмого блока эдементов И соединен с первы м входом третьего блока элементов ИЛИ, второй вход которого соединен с четвертым выходом регистра адреса базовых операционных микрокоманд,а выход — с первым вхо дом счетчика количества импульсов сдви

Сущность изобретения состоит в повышении быстродействия и экономичности устройства микропрограммного управления за счет формирования адресных и операционных микрокоманд, входящих в реализуемые микропрограммы из множества базовых адресных и операционных микрокоцанд, записанных в первый и третий запоминающие блоки, путем выполнения операций инвертирования и реверсивного сдвига.

Оптимизация первого запоминающего блока состоит из двух этапов и заключается в там, что на первом этапе из всего множества адресных микрокоманд О„ = )»1aq) ($= 1,R, где

R - количество линейных последова. тельностей, входящих в реализуемые микропрограмьн), формируется некото10 рое множество базовых адресных микнр, рокоманд Я = с „ . Между множествами QA u Q <> существует отношение Gulag Qga< Gran Яд,- которое сле15 дует из того, что функцией отображения Ф множества „на множестве»»с, является функция циклического сдвига каждого элемента множества Ga на заданное число разрядов h. Из каждоgp ro элемента»1 0 может быть получено по крайней мере Ì -1 элементов множества Я, .

Так, например, для того чтобы задать множество адресных микрокоманд

25 QA = 0000, 0001, 0010, 0011Е 0100

0110 достаточна задать множество базовых адресных микрокоманд Я 0000, 0001,0011)

При этом коды из множества Q, отображаются на множестве Q слеА дующим образом

0000 h = 0 0000

0001 h

960814

Устройство содержит регистр 1 сдвига базовых адерсных микрокоманд, пятый и шестой блоки 2 и 3 элементов

И, второй блок 4 элементов ИЛИ, первый дешифратор 5, первый блок б памяти, регистр 7 логических условий, первый блок 8 элементов И, буферный регистр 9, имеющий четыре поля: поле

10 задания базового адреса, поле 11 задания числа сдвигов, поле 12 признака направления сдвига,: поле 13 признака инвертирования адресной микракоманды, второй блок 14 элементов И, седьмой блок 15 элементов И, второй триггер 16 управления, десятый и девятый элементы И 17 и 18 15 соответственно, шифратор 19, счетчик

20 колйчества микрокоманд, первый элемент И 21, второй элемент И 22, шестой элемент И 23, восьмой элемент

И 24, регистр 25 сдвига базовых опера-26 ционных микрокоманд, третий, четвертый блоки элементов И 26 и 27 соответственно, первый блок 28 элементов

ИЛИ, седьмой элемент И 29, второй элемент 30 задержки, первый триггер Я5

31 управления, элемент ИЛИ 32, пя-. тый элемент И 33, третий блок 34 элементов ИЛИ, счЕтчик 35 количества импульсов сдвига, элемент И-HE 36, второй элемент-НЕ 37, первый элемент ЗО

38 задержки, третий элемент И 39, генератор 40 тактовых импульсов, первый элемент HE 41 и четвертый эле.мент И 42, счетчик 43 адреса микрокоманды,. второй дешифратор 44, второй блок памяти 45, регистр 46 адрега базовых операционных микрокоманд, третий дешифратор 47, ту етий блок

48 памяти, вход 49 кода операций регистра сдвига базовых адресных микрокоманд, первый, третий, второй и

46 четвертый выходы -50-53 первого запоминающего блока, вход 54 значений логических условий, выход 55 микроопераций устройства,.

В первом запоминающем блоке б 45 памяти хранятся базовые адресные микрокоманды.

Первый выход -50 первого запоминающего блока б предназначен для записи базовых адресных микрокоманд 50 в буферный регистр 9.

Первое поле 10 буферного регистра 9 предназначено для хранения базовой адресной микрокоманды, второе виоле 12 представляет собой поле 55 метки, в котором записывается единичное зчачение сигнала, если адрес микрокоманды, считываемой из первого запоминающего блока б, записанный в ре;истр 1 сдвига базовых ад- ® ресных микрокоманд 1, используется в прямом виде, и значение нуля — если в инверсном виде. Третье поле 13 представляет собой пОле Метки, значе-, ние которой равно единице, если сдвиг базовой «операционной микрокоманды необходимо осуществлять в сторону старших разрядов, и нулю, когда сдвиг необходимо осуществлять в сторону младших разрядов.

Регистр 1 сдвига базовых адрес- ных микрокоманд предназначен для осуществления операции циклического сдвига и является реверсивным. Регистр 7 логических условий осуществляет хранение кода — логических условий в течение времени выполнения текущей линейной последовательности с целью модификации адреса первой микрокоманды очередной линейной последовательности по результатам проверки значений соответствующих логических условий..

Шифратор 19 предназначен для формирования кода адреса первой микрокоманды и кода микрокоманд в последовательности. Счетчик 20 микрокоманд предназначен для счета числа выполненных микрокоманд по сигналам считывания микрокоманд из третьего запоминающего блока 48 памяти. Первый и второй триггеры 31 и 16 управления, а а-также счетчик 35 количества импульсов сдвига образуют узел управления выполнением операций циклического сдвига. Регистр 25 сцвига базовых операционных микрокоманд является реверсивным и служит для формирования операционных микрокоманд.

Генератор 40 тактовых импульсов и имеет два выхода, первый из которых предназначен для тактирования работы устройства микропрограммного управления импульсами с частотой следования Е„, а второй выход — для осуществления операций сдвигов импульсами с частотой следования f причем f » Q.-—

Bo втором запоминающем блоке 45 памяти. хранятся адреса базовых операционных микрокоманд.

Регистр 46 адреса базовых операционных микрокоманд имеет четыре выхода: по первому выходу считывается адрес базовой операционной микрокоманды, по второму - сигнал управления инвертированием базовой операционной микрокоманды, по третьему - сигнал управления направлением сдвига базовой операционной микрокоманды, по четвертому - код числа импульсов сдвига.

В третьем запоминающем блоке 48 памяти хранятся базовые операционные микрокоманды, составляющие не-. полное множество базовых операционных микрокоманд.

В счетчик 35 количества импульсов сдвига записывается информация о количестве импульсов сдвига, необходижх для формирования операционных микрокоманд, а также информация о количестве импульсов сдвига, необходимых для формирования адресных микрокоманд. В связи с записью в счетчик

960814

35 количества импульсов сдвига информации двух видов в течение времени выполнения микропрограммы различают два режима работы счетчика 35. В первом режиме работы счетчик 35 участвует в формировании операционных микрокоманд, во втором — в формировании адресных микрокоманд.

В течение времени выполнения линейной последовательности микрокоманд в счетчик 35 из регистра 46 адресов базовых операционных микрокоманд записывается код числа импульсов сдвига. После того, как происходит считывание базовой операционной микрокоманды в регистр 25, t5 сдвигов, начинается операция формирования операционной микрокоманды.

Операция сдвига базовой операционной микрокоманды с целью уменьшения времени формирования может выполнять- Щ ся в двух направлениях. Направление сдвига задается сигналом с третьего выхода регистра 46 адреса базовых операционных микрокоманд. Сигналом с второго выхода регистра 46 зада- 25 ется признак инвертирования операционной микрокоманды.

В процессе функционирования микропрограммного устройства управления формирование адресов микрокоманд 30 происходит в счетчике 43 адресов микрокоманд. После выполнения операционной микрокоманды сигналом с второго выхоца третьего запоминающего блока 48 памяти происходит увеличение содержимого счетчика 43 на единицу и уменьшение на единицу содержимого счет ика 20.

После того, ка < сформируется и считается последняя операционная микрокоманда линейной последовательности, признаком чего является нулевое состояние счетчика 20 микрокоманд, -счетчик 35 количества импульсов сдвига работает в режиме форьярования адреса первой микрокоман- 45 ды следующей линейной последовательности. Код числа импульсов сдвига записывается в счетчик 35 с четвертого выхода буферного регистра 9. С второго выхода поступает сигнал 50 управления направлением сдвига, а с третьего — признак инвертирования а ;, есной микрокоманды.

ПОсле тОгО р как сформируется адрес 55 первой микрокоманды линейной последовательности, счетчик 35 возвращается в исходное положение.

Операция циклического сдвига базовых операционных и адресных микрокоманд осуществляется импульсами высокой частоты, поступающими с второго выхода генератора 40 тактовых импульсов.

Устройство микропрограммного управления работает следующим образом.

В исходном положении все эле-; менты памяти находятся в нулевом состоянии. В третьем поле 13 буфер= ного регистра 9 написана единицапризнак прямого значения кода Операции. По первому тактовому импульсу с первого выхода генератора 40 тактовых импульсов через время срабатывания одного элемента задержки :, при соответствующем разрешающем сигнале с выхода элемента H 21 (счетчик

20 микрокоманд обнулен), происходит запуск первого дешифратора 5, регистра 7 логических условия и подтверждение нулевого состояния .второго триггера 16 управления. Сигналом с выхода второго элемента 30 задержки первый триггер 31 управления устанавливается в единицу. Из первого запоминающего блока 6 по коду операции считываются адрес первой микрокоманды линейной последовательности с третьего выхода 52, адрес базовой операционной микрокоманды с первого выхода 50, ход логических условий с третьего выхода 52. Сигналом с чет вертого выхода 53 происходит обнуление адресного регистра 1. Адрес базовой адресной микрокоманды поступает в буферный регистр 9. Код логических условий поступает в регистр логических условий 1

Адрес первой микрокоманды линейной последовательности поступает в шифратор 19, откуда с первого выхода записывается код количества микрокоманд счетчика 20 микрокоманд, а с второго выхода в счетчик 43 адресов микрокоманд записывается адрес первой ьжкрокоманды текущей линейной последовательности. Сигнал на выходе элемента И. 21, причем нулевое значение, через первый элемент НЕ 41 открывает элемент И 42.

Следующим тактовым импульсом через открытый элемент И 42 происходит обнуление регистра 46 базовых операционных микрокоманд и запуск второго дешифратора 44. Из второго запоминающего блока считывается адрес базовой операционной микрокоманды, код числа импульсов сдвига, признаки управления направлением сдвига и инвертированием. Вся информация записывается в регистр 46 адреса базовых операционных микрокоманд, откуда код числа импульсов сдвига с четвертого выхода поступает на второй вход третьего блока 34 элементов ИЛИ и далее на второй вход счетчика 35 количества импульсов сдвига. Сигнал на выходе элемента

И«НЕ 36 принимает единичное значение и открывает элемент И 29.

Через время сигналом с выхода первого элемента 38 задержки происходит запуск третьего дешифратора 47 и третьего запоминающего блока 48 памя960814

° ти. С первого выхода сосчитывается код базовой операционной микрокоманды и записывается в регистр 25 сдвига. Сигналом с второго выхода происходит формирование адреса очередной микрокоманды линейной последователь- ности. путем увеличения на единицу содержимого счетчика 43 адреса ° Содержимое счетчика 20 микрокоманд уменьшается на единицу тем же сигналом. 10

После того, как запишется код базовой операционной микрокоманды в регистр 25, тактовые импульсы высокой частоты с второго выхода генератора 40 тактовых импульсов через 15 открытый пятый элемент И 33 поступают на счетный вход счетчика 35 и на второй вход шестого элемента И 23, с выхода которого они поступают на вторые входы седьмого и восьмого 20 элементов И 29 и 24 соответственно.

На первые входы этих элементов поступает сигнал управления с четвертого выхода регистра 46 адреса базовых операционных микрокоманд. 25

В момент обнуления счетчика 35 сигнал на выходе элемента И-НЕ 36 равен нулю. Он закрывает шестой элемент И 23, а также через второй элемент НЕ 37 производит установку в нуль первого триггера 31 управления.

Нулевой сигнал с выхода триггера 31 поступает на первые входы третьего и четвертого блоков элемен рв И 2627 соответственно. На второй вход третьего блока элементов И 26 поступают прямые значения разрядов кода . операционной микрокоманды, а на второй,вход четвертого блока элементов

И 27 — обратные их значения.

4Q

В зависимости от значения управляющего сигнала с второго выхода регистра 46 адреса базовых операционных микрокоманд происходит считывание прямого или инверсного кода опе- 45 рационной микрокоманды из регистра

25. Код операционной микрокоманды поступает на один из входов первого блока 28 элементов HJIH выход которого является выходом устройства.

Через время С сигналом с выхода второго элемента 30 задержки происходит установка в единицу первого триггера 31 управления. Единичный сигнал с единичного выхода триггера 31 поступает через элемен ИЛИ 32 и открывает пятый элемент И 33. Очередным тактовым импульсом с первого выхода генератора 40 тактовых импульсов через открытый элемент И 42 происходит обнуление регистра 46 адреса базовых операционных микрокоманд и запуск второго дешифратора 44. В дальнейшем работа устройства микропрограммного управления аналогична описанной. 65

После того, как сосчитается последняя операционная микрокоманда линейной последовательности тактовым импульсом с выхода элемента H 22 происходит передача кода базовой адресной микрокоманды с первого выхода регистра 9 через второй блок 14 элементов И в регистр 1 сдвига базовых адресных микрокоманд. Этим же сигнатом второй триггер 16 управления устанавливается в единичное состояние. Сигналом с единичного выхода триггера 16 элемент И 33 открывается, и происходит запись кода числа сдвигов базовой адресной микрокоманды через седьмой блок 15 элементов

И и третий блок 34 элементов ИЛИ в счетчик 35 количества импульсов сдвига. В результате на выходе элемента И-НЕ 36 появляется единичный сигнал, который поступает на второй нход шестого элемента И 23 и открывает его.

Импульсы высокой частоты с второго выхода генератора 40 тактоных имимпульсов поступают на счетный вход счетчика 35 количества импульсов сдвига, а также через шестой элемент

И 23 — на первые входы девятого и десятого элементов И 18 и 17 соответ,ственно. Кроме того, импульсы высо.кой частоты с выхода шестого элемента И 23 поступают на вторые входы элементов И 24 и 29, в результате чего производится циклический сдвиг нулевого кода регистра 25.

На вторые входы девятого и десятого элементов И 18 и 17 поступает сигнал управления направлением сдвига с второго выхода регистра 9.

После того, как заканчивается операция сдвига базовой адресной микрокоманды в регистре 1, состояние счетчика 35 количества импульсов сдвига становится нулевым, происходит обнуление первого триггера 31 управления и единичный сигнал с его нулевого выхода поступает на первые входы третьего 26 и четвертого 27 блоков элементов И, а также на третьи.нходы пятого 2 и шестого 3 блоков элементов

И.Поскольку в регистре 25 записан нулевой код, то считывание информации из него не происходит.

В зависимости от значения сигнала, поступающего с третьего выхода регистра 9, по коду (прямому или инверсному) адреса первой микрокоманды линейной последовательности через первый или второй входы второго блока элементов ИЛИ по сигналу с выхода элемента И 39 происходит считывание адреса первой микрокоманды линейной последовательности из первого запоминающего блока 6. В дальнейшем работа схема повторяется.

9б0814 14

Объем запоминающих блоков предлагаемого устройства микропрограммного управления оценивается выражением

Ф = й„(в м+мю+мд и)+й (60М4БОФ

+бои,,) . й„,М,р где М„ М, — разрядности базовых адресных и операционных микрокоманд;

М вЂ” число базовых операци60 онных микрокоманд.

Из сравнения величин И, и Wö следует, что ьи = w - w„>o, так как

M <м„.,м м, и„и

Следовательно, предлагаемое устройство превосходит известное-по быстродействию и экономичности и.позволяет строить устройства с меньшим объемом запоминающих блоков.

Формула изобретения

Устройство микропрограммного управления,содержащее первый дешифра.тор, выход которого подключен к входу первого блока памяти, выход адреса базовой операционной микрокоманды которого подключен к входу базового адреса буферного регистра, вход логических условий которого подключен к выходу первого блока элементов И, выход поля задания базового адреса буферного регистра соединен с первым входом второго блока элементов И, выход которого подключен к первому входу регистра сдвига базовой адресной микрокоманды, второй вход которого подключен к входу кода операции устройства, первый вход первого блока элементов И соединен с входом логических условий устройства, а второй вход подключен к выходу регистра логических условий, первый вход которого соединен с выходом кода логических условий первого блока памяти, выход адреса первой микрокоманды которого подключен к входу шифратора, первый выход которого соединен с информационным входом счетчика количества микрокоманд, а второй выход — с информационным входом счетчика адреса микрокоманд, выход которого подключен к первому входу второго дешифратора, выход которого соединен со вторым блоком памяти, выход которого подключен к информационному входу регистра адреса базовых операционных микрокоманд, первый выход которого подключен к первому входу третьего дешифратора, выход которого соединен со входом третьего блока памяти, первый выход которого соединен со счетным входом счетчика адреса микрокоманд и счетчика коли-. чества микрокоманд, выходы которого подключены ко входам первого элемента

И, выход которого соединен с первым входом второго элемента И, третьего элемента И и через первый элемент НЕ с первым входом четвертого элемента

И, выход которого подключен ко вто10 рому входу второго дешифратора и входу установки в нуль регистра адреса базовой операционной микрокоманды, второй вход четвертого элемента

И соединен с первым выходом генерато15 ра тактовых импульсов и через первый элемент задержки — co входом установки в нуль регистра сдвига базовых операционных микрокоманд, со вторым входом третьего дешифратора, со вторым входом третьего элемента И и,входом второго элемента задержки, выход которого соединен с единичным выходом первого триггера управления и вторым входом первого элемента И, выход кото25 рого соединен со вторым входом второго блока элементов И, выход третьего элемента И соединен со входом установки в нуль буферного регистра, регистра логических условий, счетчи.ка адреса микрокоманд и вторым входом первого дешифратора, нулевой выход первого триггера управления соединен с первым входом третьего блока элементов И, второй вход которого соединен с выходом регистра сдвига базовых операционных микрокоманд, первый вход которого соединен со вторым выходом третьего блока памяти, второй выход генератора тактовых импульсов соединен со вторым входом

40 пятого элемента И, выход которого соединен с первым входом шестого элемента И и со счетным входом счетчика импульсов количества сдвига, выходЫ которого через элементы И-НЕ cog5 единены со вторым входом шестого элемента И, а через второй элемент НЕ— со входом нуля первого триггера управления, выхо д обнуления первого блока памяти подключен к третьему д входу регистра сдвига базовых адресных микрокоманд, о т л и ч а ю щ е— е с я тем,,что, с целью повышения быстродействия, в него дополнительно введены три блока элементов ИЛИ, у четыре блока элементов И четыре эле» мента И> элемент ИЛИ и второй триггер управления, причем первый вход первого блока элементов ИЛИ соединен с выходом третьего блока элементов И, выход первого элемента ИЛИ является выходом микроопераций устройства, а второй вход соединен с выходом четвертого блока элементов И, первый вход которого подключен к первому входу третьего блока элементов И, второй вход - к второму выходу регистра

16

960814. сдвига базовых операционных микрокоманд, а третий вход - к третьему входу третьего блока элементов И и к второму выходу регистра адреса фазовых операционных микрокоманд, третий выход которого соединен с инверсным 5 входом седьмого и первым входом восьмого элементов И, выходы которых соединены соответственно с вторым и третьим входами регистра сдвига базовых операционных микрокоманд, а вторые 39 входы соединены с выходом шестого элемента И и с первыми входами девятого и деСятого элементов И, выходы которых соединены соответственно с чет вертим и пятым входами регистра сдви-

ra базовых адресных микрокоманд, а вторые входы соединены с вторым выходом буферного регистра, третий выход которого соединен с первыми входами пятого и шестого блоков элементов И, вторые входы которых соединены с первым и вторым выходом регистра сдвига базовых адресных микрокоманд соответственно, а выходы - с первым и вторым входами второго блока элементов ИЛИ, выход которого соединен с вторым входом первого дешифратора, четвертый выход буферного.регистра соединен с первым входом седьмого блока элементов И, второй вход которого соединен с выходом второго элемента НЕ, третий вход — с единичным выходом второго триггера управления и первым входом элемента ИЛИ, второй вход которого соединен с единичным выходом первого триггера управления, а выход - с первым входом пятого элемента И, единичный вход второго триггера управления соединен с выХодом четвертого элемента И, выход седьмого блока элементов И соединен с первым входом третьего блока элементов ИЛИ, второй вход которого соединен с четвертым выходом регистра адреса базовых операционных микрокоманд, а выход — с первым входом счетчика количества импульсов сдвига.

Источники информации, принятые во внимание при экспертизе

Й;-- Авторское свидетельство СССР

9 763898, кл.G 06 F 9/22, 1978.

3. Авторское свидетельство СССР по заявке Р 2915890/18-24, кл.G 06 F 9/22, 1980 (прототип).