Адаптивный кодирующий преобразователь стационарных случайных процессов

 

ОП ИС

ИЗОБРЕ

К АВТОРСКОМУ С

Союз Советсник

Социалистических

Республик (6L ) Дополнительное к ввт. с (22) Заявлено 24. 07. 80 (2l с присоединением заявки 1те (23) Приоритет

Гасударственный комитет

СССР по делам изобретений н открытей

Опубликовано 23. 09.

Дата опубликования (72) Авторы изобретения

Т.М. Алиев, А,С. Мякочин и Э.А. Турги

Азербайджанский институт нефти и хими (Tl) Заявитель (54) АДАПТИВНЫЙ КОДИРУЮЩИЙ ПРЕОБРАЗОВАТЕЛЬ

СТАЦИОНАРНЫХ СЛУЧАЙНЫХ ПРОЦЕССОВ Недостатком известного устройства является его аппаратурная сложность из-за использования блоков статистической оценки максимума и минимума, каждый из которых состоит из и-разрядных регистра памяти и цифрового устройства сравнения, а также коммутатора двух и-разрядных потоков информации. °

Изобретение относится к автоматизированным системам управления и контроля и предназначено для сокращения избыточности при кодировании стационарных случайных процессов.

Известно устройство адаптивного кодирования с прогнозированием (1 ).

Однако такое устройство требует априорного знания характеристик кодируемого процесса или введения в схе о му прогнозирующего устройства, вызывающего большие аппаратурные затраты.

Наиболее близким к предлагаемому по технической сущности является уст15 ройство адаптивного кодирования, содержащее сумматор, аналого-цифровой преобразователь, вход которого является входом устройства, а выходы подключены к первой группе входов коммутатора и соответствующим входам блоков статистической оценки максимума и минимума процесса, выходы которых соединены соответственно с вто-.

4 рой группой входов коммутатора и с первой группой входов сумматора., вторая группа входов которого подключена к соответствующим выходам коммутатора. Выходы всех разрядов сумматора подключены к первой группе входов дополнительного коммутатора, выходы старших разрядов которого подключены к соответствующим входам бло-, ка изменения масштаба, выходы которого соединены соответственно с второй группой входов дополнительного коммутатора, выход которого является выходом. устройства (2 ).

3 560846

Целью изобретения является упрощение устройства.

Указанная цель достигается тем, что в адаптивный кодирующий преобразователь, содержащий аналого-цифровой преобразователь, информационный: вход которого является информационным входом адаптивного кодирующего преобразователя, а синхронизирующий вход О соединен с синхронизирующим выходом блока управления, сумматор, разрядные выходы которого подключены к информационным входам коммутатора соответственно, а выходы групп старших 15 разрядов - к информационным входам блока определения масштаба соответст,венно, управляющий .вход которого соединен с выходом управления записью масштаба блока управления, а выходы в являются первой группой выходов адаптивного кодирующего преобразователя и соединены с управляющими входами коммутатора соответственнс, выходы которого являются второй группой выходов адаптивного кодирующего преобразователя, введены регистр, реверсианый счетчик и блок памяти, причем реверсивный счетчик соединен своими информационными входами с выходами ЗО аналого-цифрового преобразователя соответственно., суммирующим, вычитающим, установочным и синхронизирующим входами — с выходами управления суммиро1 ванием, вычитанием, установочным и синхронизирующим выходами блока управления соответственно, а выходы реверсивного счетчика подключены соответственно к входам первой группы сумматора, информационным, входам регистра и к адресным входам блока памяти, управляющий и информационный входы которого соединены с выходом управления записью-воспроизведением и выходом счетных импульсов блока управления соответственно, вход запуска которого является дополнительным входом преобразователя, первый и второй входы блока управления подключены соответственно к выходу пе50 реполнения реверсивного счетчика и выходу блока памяти, выход управления записью в регистр блока управления соединен с управляющим входом регистра, группа выходов которого является третьей группой выходов адап55 . тивного кодирующего преобразователя и соединена со входами второй группы сумматора соответственно. ф

Кроме того, блок управления содержит пять RS-триггеров, четыре элемента ИЛИ, одиннадцать элементов И, два вычитающих счетчика импульсов и генератор счетных импульсов, S-вход первого триггера, являющийся входом запуска блока управления, соединен с первым входом первого элемента ИЛИ и управляющими входами первого и второго вычитающих счетчиков импульсов, R-вход первого триггера, являющийся первым входом блока управления, подключен к S-входу второго триггера, R-вход которого и S-вход третьеготриггера соединены с выходом переполнения первого вычитающего счетчика импульсов, второй вход блока управления подключен к первым входам первого, "второго, третьего и четвертого элементов И, выход первого элемента И соединен с.R-входом третьего триггера, выход второго элемента И подключен к S-входу, а выход третьего элемента

И вЂ” к R-входу четвертого триггера, выход четвертого элемента И соединен с S-входом пятого триггера, R-вход которого подключен к выходу переполнения второго. вычитающего счетчика импульсов, первые входы пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого элементов И объединены и соединены с выходом генератора счетных импульсов, второй вход пятого элемента И подключен к прямому выходу первого триггера, инверсный выход которого является выхсдом счетных импульсов блока управления, второй вход шестого элемента И соединен с прямым выходом второго триггера и вторым входом десятого элемента И, инверсный выход третьего триггера является вь1ходом управления записью в регистр,а прямой выход третьего триггера соединен с вторыми входами второго элемента И, седьмого элемента И и первого элемента ИЛИ, выход которого является установочным выходом блока управления, прямой выход четвертого триггера подключен третьему входу первого элемента ИЛИ и вторым входам третьего, четвертого и восьмого элементов И, а инверсный выход четвертого триггера, являющийся выходом управления записью масш,аба, соединен с вторым входом первого элемента И, прямой выход пятого триггера подключен к вторым входам девятого и одиннадцатого элементов И, выход пятого элемента И подключен к

6 6

В = (Ь1,...,Ьк) - код числа выборок в цикле адаптации, определяющий его длительность.

С = (с„,...,c ) - код числа выборок в цикле адаптивного кодирования (измерения ЦИ), определяющий его длительность.

Множества В и С задаются набором кода и записываются в счетчики сигна" лом хое

Множество А = (ао,...,а ) — множество состояний УА, определяющее по" следовательность работы преобразователя, где а О - очистка БП; а „ - цикл адаптации; а,- определение Х ;„; а — определение Х,„ „, размаха и масштаба М; a - цикл адаптивного кодирования.

Множество У = (у, у......, у )множество выходных сигналов УА, управляющих работой преобразователя; где yp - тактирование АЦП, запись параллельного кода с выхода АЦП в реверсивный счетчик (РС); у„ - подача счетных импульсов на суммирующий вход счетчика 4; у - подача счетных импульсов на вычитающий вход счетчика 4; у — установка в "0" счетчика 4; у установка блока 5 памяти в режим запись (считывание); у > - подача логических "0" и "1" на вход блока 5 памяти; у - запись значения Х в регистр 3; у1 - запись значения M в блок 7 определения масштаба.

4 . На вход блока 7 определения масштаба подаются (n-S) старших разрядзв с выхода сумматора б. При образовании на выходе сумматора 6 кода раз-, маха, он преобразуется в значение масштаба М в двоичном коде, которое представляет собой номер старшего разряда, содержащего логическую "1", в группе разрядов на выходе сумматора соответственно от (S+1)-ãî до

n-ro. Код масштаба М по сигналу с блока 2 управления запоминается в РП и в течение цикла адаптивного кодирования действует на управляющий вход коммутатора 8. Число выходов КЧ, и соответственно разрядов РП опреде-: ляется выражением m = log>(n-S+1), где (и-S+1) - общее количество масштабов.

Схема блока 7 определения масштаба соответствует значениям 6 = 12, Б = 5, m--3.

Процесс адаптивного кодирования состоит из двух циклов: цикла адаптации (длительностью Т ) и цикла

5 96084 первым входам третьего и четвертого элементов ИЛИ, выходы которых являются соответственно выходом управления суммированием и выходом управления записью-воспроизведением блока управ- 5 ления, выход шестого элемента И подключен к второму входу четвертого элемента ИЛИ и к первому входу второго элемента ИЛИ, выход которого является синхронизирующим выходом блока 10 управления, выход седьмого элемента И соединен с вторым входом третьего элемента ИЛИ, выход восьмого элемента И является выходом управления вычитанием блока управления, а выход 15 девятого элемента И подключен к второму входу второго элемента ИЛИ, выходы десятого и одиннадцатого элементов И соединены со счетными входами соответственно первого и второ-. gp .го вычитающих счетчиков импульсов.

На фиг. 1 показана структурная схема адаптивного кодирующего преобразователя; на фиг. 2 - структура числа, записанного в блоке памяти; 25 на фиг, 3 - структурная схема блока определения масштаба; на фиг. 4— то же, блока управления.

Преобразователь содержит аналогоцифровой преобразователь (АЦП) 1, . Sp блок 2 управления, регистр 3, реверсивный счетчик 4, блок 5 памяти, сумматор 6, блок 7 определения масштаба и коммутатор 8.

Блок 2 управления содержит элемент ИЛИ 9, элементы И 10- 13, RS-триггеры 14- 18, элементы И 19-23, элементы ИЛИ 24-26, генератор 27 счетных импульсов, элементы И 28 и 29, вычитающие счетчики 30 и 31.

Блок 7 определения масштаба со держит формирователи 32, элементы

И 33 и запоминающий регистр 34.

Блок 2 управления строится на основе синхронного управляющего автомата (УА) с жесткой логикой, закон функционирования которого определяется необходимыми для кокретного устройства временными соотношениями между последовательнОстями входных и выходных сигналов, В вычитающие счетчики 30 и 31 предварительно устанав" ливастся код. Множества Х, В, С являются множествами входных сигналов, где Х = (хо, х, x> j - множество . S5 входных сигналов УА, х о - сигнал за- пуска; х - сигнал конца очистки бло- ка памяти (БП); x> - сигнал определе" ния значений Хп,„.„и Х„ д„.

960846

8 адаптивного кодирования или измерения (длительностью Т„ ). Стационарный случайный процесс. представляется на выходе АЦП и-разрядным двоичным кодом.

В цикле адаптации число одноразрядных ячеек блока памяти равно числу градаций (уровней квантования)

АЦП. Во всех ячейках блока памяти предварительно записан логический "0",)0 При кодировании каждого значения случайного процесса в соответствующую ячейку блока памяти записывается логическая "1". При повторении кода на выходе АЦП логическая "1" в данной ячейке подтверждается. После оконча" ния цикла адаптации в ячейках блока памяти оказывается записанной последовательность вида 00,... 011....

1100.... 00 (фиг. 2), где номер бита данной последовательности соответ,ствует адресу ячейки блока. памяти, которая характеризует минимальное и

20 максимальное значения слу .эйного процесса, q также диапазон его измене- Ы ния. Определение максимального и минимального значений случайного процесса производится в режиме считывания информации, записанной в блоке памяти. При считывании информации иэ яче-зр ек с последовательно возрастабщими адресами, начиная,с нулевого, производится подсчет числа ячеек памяти, содержащих логические "О" (ячейки с адресами 0 — К на фиг . 2). При появлении на выходе блока памяти первой логической "1" подсчет прекращается, а полученное число представляет собой значение минимума случайного процесса. е Я

Значение максимума случайного процесса определяется аналогично при считывании информации из ячеек с последовательно убывающими адресами, начиная с наибольшего, также до поО явления на выходе блока памяти первой логической "1". Подсчитанное при этом число ячеек блока памяти, содержащих логические "О" (ячейки с адресами (Р+1) - (2 -1) на фиг.2), пред59 ставляет собой значение максимума случайного процесса Х„„ц„. Полученные .значения Х„ „ и Х„„;„ позволяют определить диапазон флуктуаций случайного процесса (размах) как разность . Я значений(Х -Х„„„.„ ), а также код мас .штаба М (m двоичных разрядов) цены деления. В зависимости от величины кода масштаба И осуществляется перестройка схемы таким образом, что к выходу адаптивного кодирующего преобразователя подключаются S разрядов (где S z n) из и-разрядного йредставления величины размаха, начиная со старшего значащего разряда. Это приводит к,изменению цены деления ьХ адаптивного кодирующего преобразова" теля при постоянной разрядности представления результата адаптивного кодирования. Величина цены деления hX связана с масштабом М соотношением ьХ= 2 ...(1)

В цикле адаптивного кодирования (измерения) производится аналого-цифровое преобразование входного сигнала X (t) и из полученного кода (n разрядов) каждой ординаты х; вычитается значение Х„„„(п разрядов), определенное в цикле адаптации. При этом получаются значения ординат нового смещенного случайного процесса У(т.) у; = Х Х т п (2)

Полученные ординаты представляются! на выходе адаптивного кодирующего преобразователя S разрядным двоичным кодом с ценой деления, соответствующей определенному в цикле адаптации масштабу М. Число разрядов S выбирается в соответствии с требуемой точностью измерения. В результате адаптивного кодирования на выходе преобразователя образуется массив значений выборок стационарного случайного процесса Z(t), определяемых следующим образом

-Х

Я = " (З)

c N М

Очевидно, что восстановить исходный случайный процесс можно в соответствии с выражением

"т1

По сигналу "Пуск" осуществляется запись кодов в счетчики 30 и 31 и установка УА в состояние а0

= 1(а = О, а > + = 0),что соответ1 У 1,ЪФ4. ствует последовательному появлению нд выходе сигналов у, у (О) у (запись), у„. При этом на выходах разрядов реверсивного счетчика 4 (его емкость равна количеству ячеек блока памяти) образуются коды адресов, начиная с нулевого- и выше, по которым в соответствующие ячейки Sfl осуществляется запись логического

"0", т.е.. производится очистка бло" ,ка памяти.

6 1О

Если во всех (n-5) старших разрядах кода размаха на выходе сумматора 6 сигнал логического "0", то M =

= О. Если логическая "1" имеется только в (5+1)-м разряде, то И = 1. Если логическая "1" имеется в (S+2)-м разряде, причем состояние (S+1)-го разряда безразлично, то И = 2 и т.д.

Очевидно, что общее количество масштабов равно (и-S+1).

В соответствии с определенным значением кода масштаба М, поступающим с блока 7 определения масштаба, на выход коммутатора 8 подключаются S разрядов и-разрядного двоичного кода с выхода сумматора 6, следующим образом: при И = О (диапазон флуктуаций X(t) меньше 2В) на выход коммутатора 8 подключаются от 1-го до

S-ro младшего разряда с выхода сумматора 6; при И = 1 (диапазон флуктуаций X(t) меньше 2з ") на выход коммутатора 8 подключаются от 2-ro до (S+1)-ro младшего разряда с выхода сумматора 6 и т.д.

На этом цикл адаптации заканчивается.

Затем производится установка УА в состояние а4, что соответствует циклу адаптивного кодирования.

В цикле адаптивного кодирования ординаты х; процесса Х(t) с выхода

АЦП поступают через реверсивный счетчик 4 на первую группу входов сумматора 6, на вторую группу входов которого поступает код минимума процесса Х„„-„. При этом на выходе сумматора 6 в каждом такте работы АЦП 1 образуется разность между текущими ординатами х„ и значением минимума

Х„„„, определенного B цикле адаптации. Эта разность у; на выходе сумматора 6 представляется на выходе коммутатора 8 в виде Z; в соответствии с Формулой (3).

Таким образом, независимо от диапазона флуктуаций кодируемого процесса

X(t), результат адаптивного кодирования Z; представляется в соответ-;ствии с формулой (3) S-разрядным дво" ичным кодом, Кроме того, на выходе адаптивного кодирующего преобразователя представлены значения Х„,„-„(п двоичных разрядов) и код масштаба И (р двоичных разрядов), определяющий цену деления в соответствии с формулой (1).

9 96084

Появление сигнала х„ на выходе P переполнения счетчика 4 свидетельствует об окончании очистки.

По сигналу х1 происходит установка УА в состояние а 1 = 1, что соот ветствует последовательному появлению на выходе БУ сигналов у (1), у4 (запись), уо, а также подача счетных импульсов на "вычитающий вход счетчика 30. При этом с приходом каждого тактового импульса осуществляется запуск АЦП, запись результата предыдущего измерения с выхода АЦП в счетчик 4, запись по соответствующему адресу логической 1". Состояние а„ УА соответствует циклу адаптации, об окончании которого свидетельствует появление сигнала Р на соответствующем выходе счетчика 30.

По сигналу Р1, возникающему по переполнению счетчика, УА устанавливается в состояние а = 1, что приводит к последовательному появлению на выходе сигналов уз, у4- (считывание), у1, у6, При этом на вйходах счетчи- 23 ка 4 образуются последовательно возрастающие адреса блока памяти, начиная с нулевого, с которых считывается информация в виде логического "0".

При появлении на выходе логической 30

"1" (сигнал х ) подача счетных импульсов на РС прекращается и в нем образуется число X которое. по сигналу у переписывается в регистр 3, По сигналу х > осуществляется установка УА в состояние а 3 — — 1, вызывающее последовательное появление на выходе сигналов уЗ, у4 (считывание), у, у . На выходах счетчика 4 образуются последовательно уменьшаю- щ щиеся адреса, начиная с наибольшего, с которых считывается информация в виде логического "0". При появлении на выходе блока памяти логической "1" (сигнал х ) в блоке управления вырабатывается сигнал у, подача счетных импульсов на счетчик 4 прекращается, в нем образуется числа, рав.ное Х„ . Последнее поступает на первую rpynny входов сумматора 6, на вто-5в рую группу входов которого подается

Xrnin с выхода регистра 3., На выходе сумматора 6 образуется разность (Х

Хп,;„), -старшие (и-S) разрядов которой поступают на блок 7 определения масштаба, s котором определяется значение кода И, фиксируемого по сигналу у от блока управления.

846 12 тельным входом преобразователя, первый и второй входы блока управления подключены соответственно к выходу переполнения реверсивного счетчика и выходу блока памяти, выход управления записью в регистр блока управФормула изобретения

20 ляющийся входом запуска блока управления, соединен с первым входом пер, 11 60 реализация адаптивного кодирующего преобразователя технически удобна и экономически выгодна яа освоенных промышленностью больших и средних интегральных микросхемах.

Предлагаемый адаптивный кодирующий преобразователь проще известного при сохранении точности преобразования и повышении надежности.

1. Адаптивный кодирующий преобразователь стационарных случайных процессов, содержащий аналого-цифровой преобразователь, информационный вход которого является информационным входом адаптивного кодирующего преобразователя, а синхронизирующий вход соединен с синхронизирующим выходом блока управления, сумматор, разрядные выходы которого подключены к информационным входам коммутатора соответственно, а выходы группы старших разрядов - к информационным входам блока определения масштаба соответственно, управляющий вход которого соединен с выходом управления записью масштаба блока управления, а выходы являются первой группой Выходов адаптивного кодирующего преобразователя и соединены с управляющими входами коммутатора соответственно, выходы которого являются второй группой выходов адаптивного кодируюЩего преобразователя, о т л и ч а юшийся тем, что, с целью упрощения он дополнительно содержит регистр, реверсивный счетчик и блок памяти, причем реверсивный счетчик соединен информационными входами с выходами аналого-цифрового преобразователя соответственно, суммирующим, вычитающим, установочным и синхронизирующим входами - с выходами управления суммированием, вычитанием, уста" новочным и синхронизирующим выходами блока управления соответственно, а выходы реверсивного счетчика подключены соответственно к входам первой группы сумматора, информационным входам регистра и к адресным входам блока памяти, управляющий и информационный входы которого соединены с выхо" дам;, управления записью-воспроизведечием и выходом счетных импульсов блока управления соответственно, вход запуска которого является дополни30

55 ления соединен с управляющим входом регистра, группа выходов которого является третьей группой выходов адаптивного кодирующего преобразователя и соединена со входами второй группы сумматора соответственно.

2. Преобразователь по и. 1, о тл и ч а ю щ и. и с я тем, что блок управления содержит пять RS-триггеров, четыре элемента ИЛИ, одиннадцать элементов И, два вычитающих счетчика импульсов и генератор счетных им"пульсов, S-вход первого триггера, яв,вого элемента ИЛИ и управляющими .входами первого и второго вычитающих счетчиков импульсов, R-вход первого триггера, являющийся первым входом блока управления, подключен к S-входу второго триггера, R-вход которого и S-вход третьего триггера соединены с выходом переполнения первого вычитающего счетчика импульсов, второй вход блока управления подключен к первым входам первого, второго, третьего и четвертого элементов И, .выход первого элемента И подключен к к-входу третьего триггера, выход второго элемента И подключен к S-входу, а выход третьего элемента И .- к R-входу четвертого триггера, выход четвер" того элемента И соединен с S-входом пятого триггера, R-вход которого подключен к выходу переполнения второго вычитающего счетчика импульсов, первые входы пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого элементов И объединены и соединены с выходом генератора счетных импульсов, второй вход пятого weмента И подключен к прямому выходу первого триггера, инверсный выход которого является выходом счетных импульсов блока управления, второй вход шестого элемента И соединен с прямым выходом второго триггера и вторым входом десятого элемента И, инверсный выход третьего триггера является выходом управления записью в регистр, а прямой выход третьего триггера сое" динен с вторыми входами второго weмента И, седьмого элемента И, первого

13 - 9 элемента ИЛИ, выход которого является установочным выходом блока управления, прямой выход четвертого триггера подключен к третьему входу первого элемента ИЛИ и вторым вхо дам третьего, четвертого и восьмого элементов И, а инверсный выход четвертого триггера, являющийся выходом управления записью масштаба, соединен с вторым входом первого элемента И, прямой выход пятого триггера подключен к вторым входам девятого и одиннадцатого элементов И, выход пятого элемента И подключен к первым входам третьего и четвертого элементов ИЛИ, выходы которых являются соогветственно выходом управления суммированием и выходом управления записьювоспроизведением блока управления, выход шестого элемента И подключен к второму входу четвертого элемента

60846 14

ИЛИ и первому входу второго элемента ИЛИ, выход которого является синхронизирующим выходом блока управления, выход седьмого элемента И соей динен с вторым входом третьего элемента ИЛИ, выход восьмого элемента И является выходом управления вычитанием блока управления, а выход девя- того элемента И подключен к второму а входу второго элемента ИЛИ, выходы десятого и одиннадцатого элементов И соединены со счетными входами .соответственно первого и второго вычитающих счетчиков импульсов.

1$ Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Н 293239, кл. G 06 F 5/02, 1969.

2. Авторское свидетельство СССР

zo 734717, кл. G 06 F 15/36, 1979 (прототип).