Устройство для сопряжения цифровой вычислительной машины с периферийными устройствами

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<>962899 (61) Дополнительное к авт. сеид-ву(22) Заявлено 161280,(21) 3247495/18-24 (И) М. Кд.

G 06 F 3/04 с присоединением заявки М—

Государственный комитет

СССР оо делам изобретений и открытий . (23) Приоритет (ЯЗ)УДК 681.326.7 (088.8}

Опубликовано 30.09.82, Бюллетень Й9 36

Дата опубликования описания 30.09. 82 (72) Авторы изобретения

В;А.Черепанов, A.È.Êóëèê .и A.Ê.Ñîñíoâñ (71) Заявитель

Киевский научно-исследовательский и конс институт периферийного оборудования (54) УСТРОЙСТВО ЦЛЯ СОПРЯЖЕНИЯ ЦИФРОВОЙ

ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ПЕРИФЕРИЙНЫМИ.УСТРОЙСТВАМИ

Изобретение относится к вычислительной технике и может быть использовано в информационно-измерительных системах, в которых взаимосвязь устройств осуществляется через общую шину, мннишину.

Известно устройство для сопряжения ЦВМ с внешним накопителем, содержащее блок управления, регистр .сдвига, блок временной синхронизации, счетчик, преобразователь интервалов времени в код, блок разделения (1).

Однако укаэанное устройство осуществляет контроль информации и циклограммы ее следования в процессе считывания и записи информации на внешний накопитель с участием ЦВМ, что снижает эффективное быстродействие последнего.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство для сопряжения ЦВМ с периферийными устройствами, содержащее блок усилителей сигналов связи с ЦВМ, блок усилителей сигналов связи с периферийными устройствами, блок дешифрации адреса, коммутатор, блок выдачи прерывания, блок формирования четности, триггер разрешения прерывания, схему ИЕ21

Однако в известном устройстве отсутствует возможность организации асинхронной передачи информации при работе с синхронными внешними накопителями, что снижает скорость обмена при работе с синхронными периферийными устройствами.

Цель изобретения — повышение скорости обмена при работе с синхронными периферийными устройствами и повышение помехоустойчивости.

Поставленная цель достигается тем, что в. устройство для сопряжения цифровой вычислительндй машины с периферийными устройствами,содержащее блок хранения управляющих слов, первый информационный выход которого соединен с информационным входом коммутатора, дешифратор адреса,первый выход которого соединен с первым запускающим входом блока управления обменом, блок прерывания, блок формирования четности, блок усилителей и элемент И, причем второй выход дешифратора адреса .соединен с первым входом элемента И и с управляющим входом кощ утатора, третий и четвертый выходы дешибратора адреса соедика управления сеансом связи соединен с вторым управляющим входом блока стробирования четности и с режимным

65 нены соответственно с синхронизирующим входом блока прерывания и с адресным входом блока хранения управ" ляющих слов, второй и третий информационные выходы которого соединены соответственно с информационным входом блока формирования четности и с первым входом блока. усилителей,разрешающий выход блока прерывания соединен с первым признаковым входом коммутатора, выход которого соединеь с вторым входом блока усилителей, первый задающий выход блока управления обменом соединен с управляющим входом .блока хранения управляющих слов, выход конца операции блока уп) равления обменом, выход элемента И, выход блока прерывания, вход дешифратора адреса, вход сброса блока управления обменом, разрешающий вход блока прерывания, первый информационный вход блока хранения управляющих слов соединены соответственно с третьим — пятым входами и с первым четвертым выходами блока усилителей, вход-выход которого соединен с первым входом-выходом устройства, введены блок управления сеансом свя.зи,регистр циклического контроля,ре:гистр адреса и блок буферной памяти, причем первый — четвертый.информационные входы блока управления сеан-. ЗО сом связи соединены с выходами соответственно регистра циклического контроля, блока буферной памяти, регистра адреса и блока формирования четности, первый — четвертый информационные выходы блока управления сеансом связи соединены соответственно с информационным входом регистра циклического контроля, с информационным входом регистра циклического контроля, с ин- 48 формационным входом блока буферной памяти, с вторым информационным входом блока хранения управляющих. слов, первый, второй, третий стробирующие выходы блока управления сеансом связи соединены с управляющими входам соответственно регистра циклического контроля, регистра адреса и блока буферной памяти, задающий выход блока .управления сеансом связи соединен с первым управляющим входом блока формирования четности и со сдвиговым входом блока хранения управляющих слов, выход требования блока управления сеансом связи соединен с вторым признаковым входом коммутатора и с вторым запускающим входом блока уп— равления обменом, выход конца операции блока управления сеансом связи соединен с запросными входами блока прерывания, блока управления обменом и с третьим признаковым входом коммутатора, выход направления обмена бловхсдом блока управления обменом, второй и третий задающие выходы которого соединены соответственно с входом ,сброса и с входом готовности блока управления сеансом связи,.выход ошибки и вход-выход которого соединены соответственно с входом элемента И и с вторым входом-выходом устройства..

Блок управления сеансом связи содержит память микрокоманд, регистр адреса микрокоманды, регистр микрокоманды, дешифратор микрокоманд,первый и второй коммутаторы, регистр сдвига,. счетчик, регистр адреса сверхоперативной памяти, сверхоперативную память, распределитель импульсов,селектор условий, четыре элемента И, два элемента И, узел приемо-передающих усилителей, причем выход первого, коммутатора соединен с информационны;ми входами регистра сдвига, счетчика сверхоперативной памяти, и с первым информационным входом регистра,адрес микрокомаНды, первый. выход селектора условий соединен с первыми входами первого и второго элементов

И," с вторым информационным входом регистра адреса микрокоманды и с информационным входом регистра адреса сверхоперативной памяти, с вторым входом второго элемента И и с вторым стробирующим выходом блока, второй выход селектора условий, первый признаковый выход второго коммутатора и первый выход дешифратора микрокоманд соединены соответственно с первым, вторым и третьим входами распределителя импульсов, первый выход которого соединен с управляющим входом дешифратора микрокоманд, второй выход распределителя импульсов соединен с управляющими входами регистра микрокоманды, регистра адреса микрокоманды, регистра адреса, сверхоперативной памяти, счетчика, регистра сдвига и сверхоперативной памяти, выход регистра адреса микрокоманды соединен с входом памяти микрокоманд, выход которОй соединен с информационным входом регистра микрокоманды и с первым информационным входом первого коммутатора, второй, третий и четвертый информационные входы которого соединены с выходами соответственно сверхоперативной памяти, счетчика и регистра сдвига, первый выход регистра микрокоманды соединен с первым информационным входом дешифратора микрокоманды и с управляющим входом первого коммутатора, второй и третий выходы регистра микрокоманды соединены с вторыми информационными входами соответственно дешифратора микрокоманд и регистра адреса микрокоманды, второй выход дешифратора микрокоманд соединен с входом второго коммутатора, второй признаковый выход которого соединен с первыми входами третьего и четвертого элементов И, вторые вы962899

Второй коммутатор (фиг. 4 ) @одержит группы элементов И 104-108, элемент ИЛИ 109.

Устройство работает следующим образом.

Программный обмен информации между оперативной памятью UBH и периферийными устройствами осуществляется под управлением программы UBM ° При работе в программном режиме в устройстве использованы два адресуемых со стороны общей шины регистров блока 4 регистр команд и состояния и регистр ходы соединены соответственно с первым н BTopUM выходами узла г;риемопередающих усилителей, первый, второй и.третий информационные выходы и информационный вход-выход второго коммутатора соединены соответственно с 5 первым, вторым, третвим информационными выходами блока и с первым входом-выходом .Узла приемо-передающих усилителей, третий выход которого соединен с первым входом селектора 10 условий, второй, третий и четвертый выходы селектора условий соединены соответственно с первым, вторым и третьим информационными входами блока, первый вЫход узла пРиемо-передаю- )5 цих усилителей соединен с вторым входом первого элемента И, выход которого и выход второго элемента И через первый элемент ИЛИ соединены с первым стробирующим выходом блока, выходы третьего и четвертого элементов И через второй элемент ИЛИ соединены с третьим стробирующим выходом блока, выход регистра адреса сверхоперативной памяти соединен с адресным входом сверхоперативной памяти группа входов-выходов блока является второй группой входов-выходов узла приемопередающих усилителей, четвертыйдевятый выходы и второй, третий, четвертый входы узла приемо-передающих усилителей соединены соответст.венно с выходами ошибки блока, наг авления обмена блока, конца операции блока, требования блока, с задающим выходом блока, с четвертым ин- 35 формационным выходом блока, с входом сброса блока, с входом готовности блока и с четвертым информационным входом блока.

На фиг. 1 представлена структур- 4Q ная схема устройства; на фиг. 2 то же,. блока управления сеансом связи; на фиг. 3 — то же, блока управления обменом; на фиг. 4 — то же,вто рого коммУтатора блока управления 45 сеансом связи; на фиг. 5 — форматы мнкрокоманд.

Устройство для сопряжения цифровой вычислительной машины с периферийными устройствами (фиг. 1) содержит блок 1 5О усилителей, блок 2 прерывания, дешифратор 3 адреса, блок 4 хранения управляющих слов, коммутатор 5, блок 6 управления обменом, в составе блока прерываний — триггер 7 и узел 8 формирования адреса прерывания, далее устройство содержит блок 9 формирования четности, элемент И 10, блок 11 управления сеансом связи, регистр 12 циклического контроля, регистр 13 адреса, блок 14 буферной памяти, входы 4© и выходы блока усилителей, четвертый вход 15, третий вход 16, первый выход 17, второй выход:,18, пятый вход

19, третий выход 20, четвертый выход

21, первый вход 22 второй вход 23, . 6$ входы и выходы управления сеансом связи: выход 24 ошибки, выход 25 сброса, вход 26 готовности, выход 27 направления обмена, выход 28 конца операции, выход 29 требования, четвертый информационный вход 30, задающий выход 31, четвертый информационный выход 32, первый 33, второй 34, третий

35, четвертый 36 выходы дешифратора адреса, первый 37 и второй 38 информационные выходы блока хранения управляющих слов, выход 39 триггера бло-. ка прерывания, задающий выход 40 блока управления обменом, первый вход-выход 41 устройства, входы и выходы блока управления сеансом связиг группу 42 входов н выходов, первый стробирующий выход 43, первый информационный выход 44, первый информационный вход 45, второй и третий информационные вхорвг 46 и 47, второй стробнрующнй выход 48, второй информационный выход 49, третий стробирующий выход 50, третий информационный выход 51 н вторую группу 52 входов-выходов устройства.

Блок управления сеансом связи . (фиг. 2 ) содержит память 53 микрокоманд„ регистр 54 микрокоманды, регистр 55 адреса сверхоперативной памяти, сверхоперативную память 56, дешифратор,57 микрокоманды, счетчик 58, регистр 59 адреса микрокоманды, первый коммутатор

60, регистр 61 сдвига, второй коммутатор 62, селектор 63 условий, рас- . .ггределитель 64 импульсов, выходы 65—, 67 регистра микрокоманды, выходы 68 69 дешнфратора микрокоманды, входы

70-72 и выходы 73, 74 распределителя импульсов, элементы ИЛИ 75 и 76, элементы И 77-80, узел .81 приемо-пере-. дающих усилителей, информационные выходы второго коммутатора: первый

82, второй 83, первый прнзнаковый выход 84, третий информационный выход 85, вход-выход 86, второй признаковый выход 87, вход 88 °

Блок управления обменом (фиг. 3) содержит элементы И 89, 90 и 91, элементы НЕ 92 и 93, элементы ИЛИ

94 и 95, триггер 96,, элемент ИЛИ 97, элементы HE 98 и 99, элемент"задержки 100, элементы И -101 и 102, элемент ИЛЙ 103.

962899 данных. Программным путем можно загружать и считывать информацию иэ адресуеж х регистров. Обращение к любО- му из них производится следующим образом. Процессор выставляет на линии адреса адрес регистра, на линии кода 5 операции — код чтения либо записи.

Если производится запись, на линии данных, соединенной с выходом 21, выставляется загружаемая информация.После этого выставляется сигнал синхро- 10 низации общей шины. Блок 3 дешиф» рует адрес и код операции общей шины, поступающие в него с выхода 17 блока, l

1,и выставляет соответствующий сигнал на выход 36 обращения к регистрам.При 5 записи информация в регистр блока 4 поступает с выхода 21 блока 1, при. чтении информация, иэ регистра блока 4 поступает параллельно на группу входов-выходов 41 через вход 22 блока 1 и через коммутатор 5 и вход 23 бло ка 1.

Блок 3 сигнализирует блоку 6 о выполнении операции по выходу 33,после чего блок 6 вырабатывает ответный синхронизирующий сигнал, поступаю- . щий на группу входов-вь1ходов 41 с входа 16 блока 1.Процессор, приняв этот сигнал, заканчивает операцию по общей шине или минишине.

Если производится обращение к регистру периферийного устройства, блок 3 дешифрует адрес данного периферийного устройства, принимаемый с выхода 17 блока 1, и сигналом с выхода 33. запускает блок 6. Блок 6 сигналом с выхода 40 разрешает занесение в регистр команды блока 4 номера периферийного устройства и кода функции. При этом блок 6 сигналом "Управ- 40 ление",,поступающим на вход 26 блошка 11, сообщает периферийному устройству о готовности принятой информации к передаче на периферийное устройство. .Регистр команд и состояний и регистр данных периферийных устройств реализованы на общем вольсьмирядном ,сдвиговом регистре. .Направление передачи информации между устройством сопряжения и периферийными устройствами определяется сигналом

"Направление", поступающим с выхода 27 блока 11. Единичное значение сигнала "Направление" означает передачу информации из устройства сопряжения, нулевое †. в устройство сопряжения из периферийного устройства.Единичное значение сигнала "Конец операции", поступающее с выхода 28 блока

11 указывает на то, что периферийное устройство не работает и идет коман- @ ду от процессора ЦВМ. Для передачи кода команды, занесенного в регистр блока 4, на периферийное устройство необходимо, чтобы сигнал "Направление" с выхода 27 блока 11 был единич- 65 йым и сигнал "Конец операции" с выхода 28 блока 11 тоже был единичным.

Периферийное устройство в ответ на сигнал "Управление", поступивший на вход 26 блока 11, выдает импульсный сигнал "Сдвиг", с выхода 31 блока 11, который производит преобразование информации, записанной в параллельном коде в сдвиговый регистр блока 4, в последовательную. Последовательная информация с выхода 38 блока 4, проходя через блок 9 формирования четности, поступает на вход

30 блока 11 и далее на периферийное устройство, которое формирует 8 сигналов "Сдвиг", поступающих с выхода

31 блока 11 для полного принятия кода команды и бита четности для .контроля передачи информации. Принятыйбайт кода команды и проконтролировав безошибочность его передачи, блок. 11 управления дешифрует код команды. Если задана команда "Загрузка буфера", то блок 11 переходит к выполнению Микропрограммы,соответствующей алгоритму выполнения команды.

При этом блок 11 заносит в регистр

13 адреса обратным кодом передаваемое количество бит информации,формируя нулевой сигнал на выходе 49 и импульсный сигнал на выходе 48 после чего блок 11 выставляет нулевой сиг- нал "Конец операции" на выход 28 и формирует единичный сигнал "Требование" на выходе 29, который поступает в блок 6 управления обменом. Сигналом с выхода 40 блок 6 разрешает параллельную загрузку по линиям данных; информаций, поступающих на выход 21 блока 1 и в регистр блока 4, а сигналом "Управление" — поступающих на вход 26 блока 11, этому блоку сообщается о готовности информации к передаче, сигналам "Данные" на вход 30 блока 11 передается старший разряд байта данных. Блок 11 в ответ на появление сигнала "Управление" формирует импульсный сигнал на выходе 50 и переписывает старший разряд байта с выхода 51 в блок 14 буферной памяти по адресу, задаваемому регистром

13 адреса. Затем блок 11 изменяет содержимое регистра 13 адреса на единицу, формируя единичный сигнал на выходе 49 и импульсный сигнал на выходе 48. Импульсный сигнал "Сдвиг" с выхода 31 блока 11 производит сдвиг информации в сдвиговом регистре блока 4 хранения управляющих слов.На линии сигнала "Данные"теперь находится следующий разряд. передаваемого байта данных, который записывается в блок 14 буферной памяти импульсным сигналом с выхода 50 блока 11 по адресу, увеличенному на единицу. Формируя еще 5 сигналов

"Сдвиг" и поочередно изменяя содер962899

IO жимое регистра 13 адреса, блок 11 производит запись передаваемого байта данных в блок 14 буферной памяти.

Лотом блок 11 формирует единичный сигнал "Требование", который с выхода 29 поступает в блок 6 управления з обменом. Сигналом с выхода 40 блока

6 разрешается параллельная загрузка по линиям данных информации с выхода 21 блока 1 в регистр блока 4, а сигналом "Управление" — с входа 26 !О блоку 11 сообшается о готовности к передаче следующего байта. Действия по переписи следующего байта данных в блок 14 буферной памяти такие же, как описано выше ° Переда- 15 чу последнего байта блок 11 определяет появлением сигнала "Переполнение РАБОП" с регистра 13 адреса, ко-. торый поступает в блок 11 на вход

47. Определив передачу последнего байта, блок 11 выставляет единичный сигнал "Конец операции". на выход 28.

Если кодом команды задается команда "Запись сектора", то в блок 11 .передается всего 2 байта данных (номер дорожки, номер сектора ). Затем блок 11 устанавливает нулевой сигнал, "Конец операции" и формирует управляюшие сигналы для внешнего накопителя для нахождения заданной дорожки и нужного сектора, выполняя при этом соответствующую микропрограмму. При нахождении заданной области на носителе блок 11 записывает кодовую комбинацию сигналов байта адресного маркера данных и организует побитовую перепись информации из блока 14 буферной памяти на носитель внешнего накопителя с необходимой частотой записи. При этом блок 11 заносит в ре- . гистр 13 адреса обратным входом пере- 40 даваемое количество бит информации формируя нулевой сигнал на выходе 49 и импульсный сигнал на выходе 48, задавая. тем самым и .начальный адрес блока 14 буферной памяти. Бит инфор- 415 мации, записанный по начальному адресу буферной памяти, заносится через блок 11 на,вход 46 и далее в регистр

12 циклического контроля с выхода 44 импульсным сигналом с выхода 43 и за- щ писывается на носитель внешнего устройства в сочетании с тактовым сигналом через группу входов-выходов

52 блока 11. Затем блок 11 изменяет на единицУ содержимое РегистРа 13 адреса формируя единичный сигнал на выходе 49 и импульсный сигнал на выходе 48. Бит информации, записанный по ранее выбранному адресу, заносится s регистр 12 циклического контроля и записывается на носитель информации действиями, описанными выйе.

Последний переписанный бит информации из буферной памяти в регистр 12 циклического контроля и на носитель информации обнаруживается блоком 11 появ- Ю лением сигнала "Лереполнение РЛБОП" на входе 47. Затем блок 11 записывает побитно в сочетании с тактовыми сигналами на носитель информации содержимое регистра 12 циклического . контроля, которое поступает на вход

45, формируя 16 импульсов с выхода

43 и нулевой сигнал с выхода 44. После этого блок 11 формирует сигнал

"Конец операции".на выходе 28.

Если кодом команды задана команда

"Чтение сектора", то в блок 11 из

ЦВМ передается еще 2 байтЛ информации (номер дорожки, номер сектора ).

После этого блок 11 устанавливает нулевой сигнал "Конец операции" и формирует управляющие .сигналы для внешнего накопителя для нахождения заданной дорожки и нужноГо сектора.

При обнаружении адресного маркера данных заданного сектора воспроизведенная информация с носителя побитно поступает в блок 11 через группу входов-выходов 52 и записывается в регистр 12 циклического контроля с выхода 44 импульсным сигналом с выхода 43 и в блок 14 буферной памяти . с выхода 51 импульсным сигналом с выхода 50 по адресу, задаваемому регистром 13 адреса. Предварительно блок 11 приводит в исходное состояние регистр 12 циклического контроля, задавая единичный сигнал с выхода

44 и импульсный с выхода 43, и регистр 13, адреса, формируя нулевой сигнал на выходе 49 и импульсный сигнал на выходе 48, задавая количество бит информации, которое будет передано с носителя. Затем блок 11 изменяет содержимое регистра 13 адреса, формируя единичный сигнал на выходе 49 и импульсный сигнал на выходе 48, и производят запись следующего бита, информации с носителя в регистр 12 циклического контроля и в блок 14 буферной памяти. Если будет записан последний бит информации, то, обнаружив сигнал "Переполнение РАБОП", блок

11 формирует 16 импульсов на выходе

43 и нулевой. сигнал на выходе 44 побитно проверяет наличие нулевого сигнала на входе 45. Если обнаружено только нулевое значение сигнала на входе 45, то блок 11 формирует сигнал "Конец операции", на выходе 28.

Если обнаружено единичное значение сигнала на входе 45 хотя бы одного бита на выходе регистра 12 циклического контроля (несовпадение считанной информации во время воспроизведения с информацией двух байтов,считанной во время записи и записанной на носителе ), то блок 11 формирует сигнал "Конец операции" на выходе 28. и сигнал "Ошибка" на выходе 24.

При выполнении команды "Разгрузка буфера" блок 11 выставляет нулевой

962899

Возможность организации асинхронной -передачи данных синхронных накопителей:позволяет вычислительной системе освободить процессор от необходимости исполнения "жесткого цикла" обмена с синхронными накопителями, а при обслуживании процессором запросов на прерывание с высшим приоритетом позволяет приостановку обмена без потери информации, уменьшить влияние злектромеханических параметров внешних накопителей на временную синхронизацию сигналов протокола обмена с

ЦВМ, производит обмен данными с максимальной возможной скоростью, исключая зависимость от времени реакции внешних накопителей, освободить процессор от рутинной обработки информации, замедляющей осущестнление основных процессов;, обеспечить возможность подключения устройства к Процессорам с различной скоростью обмена. сигнал "Конец операции" на выходе 28; заносит в регистр 13 адреса обратным кодом количество бит информации,подлежащей передаче, формируя нулевой сигнал на выходе 49 и импульсный сигнал на выходе 48. Затем блок 11 формирует нулевой сигнал "Направление на выходе 27 и 8 импульсных сигналов "Сдвиг" на выходе 31, которые, производят преобразование последовательной информации, поступающей че- !О рез вход 46 блока 11 из блока 14 бу. ферной памяти, из ячейки, задаваемой регистром 1-3 адреса и поступающей н сдниговый регистр блока 4 с выхода 32 н Параллельную. Затем блок

11 формирует единичный сигнал "Требование" на выходе 28, который через коммутатор 5 поступает на вход 23, Сформированная:информация со сднигоВого регистра блока 4 параллельным щО входом поступает на вход 22 блока 1 четырьмя разрядами и четырьмя разрядами на вход 23 через коммутатор 5 в ЦВМ по линиям данных. На выходе 34 блока 3 дешифрацяи адреса формируется нулевой сигйал,который разрешает передачу информации со сдвигового регистра блока 4 на выход 35 и далее на коммутатор 5, Сформировав таким же образом в сдвиговом регистре блока 4 следующий байт, блок 11 формирует единичный сигнал "Требование", на выходе 29, если надо передать еще один байт, или единичный сигнал "Конец операции" на выходе

28 если он обнаружил единичный сигнал "Переполнение PASOII" на выходе 47.

В режиме автоматической обработки запросон устройство работает следующим образом. 40

Триггер 7 разрешения прерывания устанавливается программно от ЦВМ сигналом с выхода 20 блока 1 при появлении синхронизирующего сигнала .с выхода 35 блока 3 дешифрации @д- 45 реса. При. получении запроса на прерывание с,выхода 28 блока 11 узел 8 формирования адреса прерыва.ния формирует вектор прерывания адрес ячейки памяти ЦВМ, хранящий начальный адрес программы обслуживания данного запроса. После оп ределения наиболее. приоритетного запроса и соответствующего ему вектора прерывания узел 8 проводит опе. 55 рацию прерывания программы ЦВМ.

В результате вектор прерывания передается из блока 2 на вход 19 блока

1 и далее в процессор.

Приведение в исходное состояние периферийных устройств производится сигналом "Сброс" поступающим на вход 25 блока 11 и выработанным блоком 6 упранления обменом.

При этом процессор выдает общий или программный сброс через выход 65

18 блока 1, который поступает на блок 6 управления обменом.

Признаки состояний — сигнал "Конец операции" с выхода 28, сигнал

"Требование" с выхода 29 блока 11 и состояние триггера 7 . разрешения прерывания — передаются в ЦВМ через коммутатор 5 на вход 23 блока 1 при задании операции чтения регистра управления и состояния и при выработке сигнала на выходе 34 блока 3 дешифрации адреса. При этом признак

"Ошибка"выдается через схему И 10 на вход 15 блока 1. Признак "Ошибка" поступает из блока 11 с его выхо— да 24.

Аппаратные затраты для реализации буферной оперативной памяти (одна . микросхема емкостью 1024 бит) и регистра адреса буферной оперативной памяти (три микросхемы серии 155) минимальны..Регистр циклического контроля может быть реализован на четырех микросхемах серии 155.

Преимущества изобретения в сравнении с базовым объектом — серийно выпускаемым субкомплексом внешней памяти на гибких магнитных дисках А3284 к УВК СМ 1, СМ 2 — заключено н следующем. Возможность организации циклического контроля позволяет устрой ству автономно с большой достоверностью контролировать передаваемую информацию путем сравнения байтов циклического контроля, сформированных при записи информации и записанных на носитель (2 байта ), с байтами циклического контроля,сформированных при воспроизведении. При их не сравнении н процессор выдается сигнал, своевременно сообщая процессору о возникновении ошибки, повышая тем самым помехоустойчивость устройства.

Формула изобретен»»

2, Устройство по и. 1, о т л ч а ю щ е е с я тем, что.блок управления сеансом связи содержит naMHTb микрокоманд, регистр адреса микрокоманды, регистр микрокоманды, дешифратор микрокоманд, первый и второй . коммутаторы, регистр сдвига, счетчик, регистр ацреса сверхоперативной памяти, сверхоперативную память,распределитель импульсов, селектор условий, четыре элемента И, два элемента И, узел приемо-передающих усилителей, причем выход первого коммутатора соединен с информационными входами регистра сдвига, счетчика сверхоперативной памяти и с первым .информационным входом регистра адреса микрокоманды, первый выход селектора условий соединен с первыми входами первого и второго элементов И, с вторым информационным входом регистра адреса микрокоманцы и с информационным входом регистра адреса сверхоперативной памяти, с вторым входом второго элемента И и с вторым стробирующим выходом блока, второй выход селектора условий, первый признаковый выход второго коммутатора и первый выход дешифратора микрокоманд соединены соответственно с первым, вторым и третьим входами распределителя импульсов, первый выход которого соединен с управляющим входом дешифратора микрокоманд, второй выход распределителя импульсов соедйнен с управляющими входами регистра

1. Устройство для сопряжения цифровой вычислительной машины с периферийными устройствами, содержащее блок хранения управляющих слов, первый 5 информационный. выход которого соеди. нен с информационным входом коммутатора, дешифратор адреса, первый выход которого соединен с первым запускающим входом блока управления обменом, 10 блок прерывания, блок формирования четности, блок усилителей и элемент

"1, причем второй выход дешифратора ,адреса соединен с первым входом эле.мента И и с управляющим входом комму- 15 татора, третий и четвертый выходы дешифратора адреса соединены соответственно с сихронизирующим входом блока прерывания и с адресным вхо-. дом блока хранения управляющих слов, второй и третий информационные выхорщ которого соединены соответственно с информационным входом блока фор.— мирования четности и с первым входом блока усилителей, разрешающий выход блока прерывания соединен с первым признаковым входом коммутатора;выход которого соединен с вторым входом блока усилителей, первый задающий выход блока управления обменом соединен с управляющим входом блока хранения управляющих слов, выход конца операции блока управления обменом, выход элемента И, выход блока прерывания., вход дешифратора адреса, вход сброса блока управления обменом, 35 разрешающий вход блока прерывания, первый информационный вход блока хранения управляющих слов соединен соответственно с третьим — пятым входами и с первым — четвертым выходами 40 блока усилителей, вход — выход которого соединен с первым входом-выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения скорости обмена при работе с синхрон- 45. ными периферийными устройствами и повышения. помехоустойчивости, оно содержит блок управления сеансом свя-. зи, регистр циклического контроля, регистр адреса и блок буферной памяти, причем первый — четвертый информационные входы блока управления сеансом связи соединены с выходами соответственно регистра циклического контроля, блока буферной памяти, регистра адреса и блока формирования четности, первый — четвертый информационные выходы блока управления сеансом связи соединены соответственно с информационным входом регистра циклического контроля, с информацион- ® ным входом регистра адреса,с информационным входом бЛока буферной памяти, с вторым информапионным входом блока хранения управляющих слов,пер- вый второй, третий стробирующие вы- 45 ходы блока управления сеансом связи соединены с управляющими входами соответственно регистра циклическогQ контроля, регистра адреса и блока буферной памяти, задающий выход блока управления сеансом связи соединен с первым управляющим входом блока формирования четности и со сдвиговым входом блока хранения управляющих слов., выход требования блока управле- ния сеансом связи соединен с вторым приэнаковым входом коммутатора и с вторым запускающим входом блока управления обменом, выход конца операции блока управления сеансом связи соединен с запросными входами блока прерывания, блока управления обменом и с третьим приэнаковым входом коммутатора, выход направления обмена блока управления сеансом связи соединен с вторым управляющим входом блока стробирования четности и с режимным входом блока управления обменом, второй и третий задающие выходы которого соединены соответственно с входом сброса и с входом го-! товности блока управления сеансом связи, выход ошибки и вход-выход которого соединены соответственно с входом элемента И и с вторым входом-выходом устройства. 962899 мнкрокоманды, регистра адреса микрокоманды, регистра адреса сверхоперативной памяти, счетчика, регистра сдвига и сверхоперативной памяти, выход регистра адреса иикрокоманды соединен с входом памяти микрокоманды, выход которой соединен с информационным входом регистра микрокоманды и с первым информационным входом первого коммутатора, второй, третий и четвертый информационные входы которого соединены с выходами соответственно сверхоперативной памяти, счетчика и регистра сдвига, первый выход регистра микрокоманды соединен с первым информационным входом дешифратора микрокомацд и с управляющим входом первого коммутатора, второй и третий выходы регистра микрокоманды соединены с вторыми информационными входами соответственно дешифратора микрокоманд и регистра адреса микрокоманды, второй выход дешифратора микрокоманд соединен с входом второго коммутатора, второй признаковый выход которого соединен с первыми входами третьего и четвертого элементов И,-,вторые выходы которых соединены соответственно с первым и вторым выходами узла приемопередающих усилителей, первый, второй и третий информационные выходы и информационный вход-выход второго коммутатора соединены соответственно с первым, вторйм, третьим информацйон ным выходами блока и с первым входомвыходом узла приемо-передающих усилителей, третий выход которого соединен с первым входом селектора условий, второй, третий и четвертый выход селектора условий соединены соответственно с первым., вторым и третьим информационными входами бло,ка, первый выход узла приемо5 передающих . усилителей соединен с вторым входом первого элемента И, выход которого и выход второго элемента

И через первый элемент ИЛИ соединены с первым стробирующим выходом блока, 1О выходы третьего и четвертого элементов И через второй элемент ИЛИ соединены с третьим стробирующим выходом блока, выход регистра адреса сверхоперативной памяти соединен с адресным входом сверхоперативной памяти, группа входов-выходов блока является второй группой входов-выходов узла . приемо-передающих усилителей, четвертый — девятый выходы и второй, третий, четвертый .входы узла приемопередающих усилителей соединены соответственно .с выходами ошибки блока, направления обмена блока, конца операции блока, требования блока, с за25 дщИМ эдом .блока с четвертым ин формационным выходом блока, с входом сброса блока, с входом готовности блока и с четвертым информационным входом блока.

Источники информации, :принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ю 575653, кл. G 06-F 3/04, 1975 °

35 2. Авторское свидетельство СССР йо заявке Р 2798167/18-24, кл. G 06 F 3/04ф9.01.80,(прототип).

ИПИПВИбй

962899

Логе йИ ю

uvular

iZCZZZZI- МВК

1 г Ю Ф У к 7 6 сдобное

ЕЗШ ??3 Хелгюжие де3 сдобн0)и лгрепИ

БНХПХХ3. гр ащф ачизагрю

«о ЮОР юг E

Заказ 7512/67 Тираж 731 Подписное

ВНИИПИ Государственного. комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 475

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Составитель Ф.ыагиахметов

Редактор С.Крупенина Техред Ж.Кастелевич Корректоро.Билак