Многоканальное устройство связи для вычислительной системы

 

Оп ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

С.оциалистических

Республик, 1960786 (61) Допрлнительное к авт. сеид-ву (22) Заявлено 11, 12. 80 (21) 3240600/18 24 ($1) М. Кл.з с присоединением заявки ¹ (23) Приоритет

G 06 F 3/04

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 325 (088. 8) Опубликовано23.09.82, Бюллетень ¹35

Дата опубликования описания 23.09. 82 (71) .3а яв итель (54) ИНОГОКЛНАЛЬНОЕ УСТРОЙСТВО СВЯЗИ

ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ CHCTENbl

Изобретение относится к вычисли- теров являются первыми. входами-вытельной технике, предназначено для ходами устройства, а вторые входыосуществления взаимосвязи модулей выходы адаптеров . — вторыми входа вычислительной системы и может быть 5 ми-выходами устройства, первый вы испольэовано,при создании вычисли- ход блока синхронизации соединен с тельных систем. . первыми входами адаптеров группы и

Известно устоойство связи шин, со- первыми управляющими входами блоков держащее набор пассивных шин, соединен- памяти группы, второй выход блока ных двусторонними связями с модулями <0 синхронизации соединен с вторыми вычислительной системы, блоки управ- управляющими входами блоков памяти ления шинами и блок связи (13. . группы, выход каждого предыдущего

Известно также устройство связи, блока памяти группы соединен с инсодержащее набор пассивных шин данных, формационным входом каждого послеадреса .и управления, соединенных - - 15 дующего блока. памяти группы и вторым двусторонними связями с модулями вы- входом соответствующего адаптера числительной систеж, при этом переда- группы, первый сигнальный вход кажчи информации между модулями выпол- дого блока памяти группы подключен няются в режиме разделения времени 23. -: к первому выходу соответствующего недостатками этих устройств яв- 2О адаптрра группы, а второй сигнальляется то, что для всех потоков информа-, ный вход каждого блока памяти группы ции имеется только один путь.Это приво- подключен к второму выходу соответдит к недопустимо большому времени ствующего адаптера группы $3). ожидания при <обмене данными по ме- НедсстатКом этого устройства явре расширения вычислительной системы, . ляется то., что в нем передача данНаиболее близким к изобретению ных между модулями вычислительной по технической сущности и достигае- систезея осуществляется только посмому результату является устройство ледовательным способом, информасвязи, содержащее группу адаптеров, ционные слова перемещаются от прегруппу блоков памяти и блок синхро- дыдущего блока памяти к последующениэации, первые входы-выходы адап-, му. При этом устройство не позволяет.

30.

960786 производить ускоренную передачу данных теми группами модулей вычис лительной системы, которые имеют больший чтриоритет, что особенно необходимо при функциональной спе1 циализации различнык групп модулей 5 вычислительной системы. Это приводит к снижению быстродействия устройства и уменьшения общей производительности-системы. цель изобретения - повышение быст-щ родействия. .. Поставленная цель достигается .тем, что в многоканальное.устройство связи для вычислительной системю, содержащее генератор импульсов, а в каждом канале - группу блоков памяти и группу адаптеров, причем выход каждого блока группы блоков памяти канала соединен с первым инФормационным входом последующего блока памяти этой группы канала, выход блока группы блоков памяти канала соединен .с информационным входом соответствующего адаптера группы адаптеров канала, информационный и задающий выходы адаптера группы адап- 5

-теров канала соединены соответственно с вторым информационным и первым разрешающим входами соответствующего блока группы блоков памяти канала, управляющий вход-выход адаптера ка- 30 нала является соответствующим входом-выходом группы управляющих входов-выходов канала, информационный вход-выход адаптера канала является соответствующим входом-выходом груп« 35 пы информационных входов-выходов канала, в каждый канал кроме дервого и последнего, введены первый и второй элементы И и дешиФратор условия блокировки, в каждый канал, кроме . 49 первого и второго, введены мультиплексор н дешифратор условия приема, в каждый канал, кроме предпоследнего и последнего, введены демультиплексор и дешифратор условия выдачи, в каждый канал, кроме последне45 го, введены регистр адреса и дешифратор адреса, причем первый выход генератора импульсов соединен с первыми входами первых элементов И кана+ лов, второй выход генератора импульсов соединен с первыми входами вторых элементов И каналов, вторые вхолв» первого и второго элементов И канала соединены с выходом дешифратора условия блокировки канала, выход 55 первого элемента И канала соединен с вторыми разрешающими входами блоков группы блоков памяти канала и с запускающими входами адаптеров ка. нала, выход второго элемента И ка- 60 нала соединен с третьими разрешающи-. ми входами блоков группы блоков памяти канала, вторые информационные выходы последнего блока группы блоков памяти канала, кроме поеледнего канала, соединены через регистр адреса канапа со входами дешифратора вдреса канала, выход дешифратора -адреса первого «абдала:.соединен.. через дешифратор условия выдачи канала с упраалямаро» входам демультиплексора канала, перайя Миюд деши4ратора адреса канала ееедийея с эа пускающим входом. дашиФратора F - . вил щц ачи канала и о арстветатвующими ииформж иояйции,входами,еиаифраторов условия бжисираааи, уе вия вйдачи.и усложним щжема асам . последующих каналов, юаща дешифра- тора адреса предпоследнего -.«ааааа соединен с запускающим-вищВрм лешифратора условия блоййРовкй .пред-; последнего какала, второй вйкод -ge- шифратора адреса канава, -кроме иервого, предпоследнего и йоследмего каналов соединен с запускающим входом дешифратбра условии блокировки «анала, выход деажфратора условия щаема канала соединен е. управляющим входом мультиплексора канала, второй информациойный вжм4 первого блока группы блоков памяти канала, кроьФ первого и второго каналов, соединен с выходом мультиплексора .канала,.первый информационный выход последйего блока групды блоков памяти хавала, кроме последнего и предпоследнего каналов, соединен с информационным входом демультиплексора канала, первый информационный выход последнего блока группы блоков Памяти предпоследие го канала соединен с первым информационным входом мультиплексора последнего канала, информационный выход последнего блока группы блоков памяти последнего канала соединен с вторым информационным входом первого блока группы блоков памяти первого канала, первый информационный выход демультиплексора канала, кроме первого и последнего каналов, соединен .с первым информационным входом мультиплексора последующего канала, первый информационный выход демультиплексора первого канала соединен с вторым информационным входом первого блока группы блоков памяти второго канала, вторые информационные выходы демультиплексоров каналов соединены с вторыми информационными входаьэ» мультиплексоров каналов, первый выход генератора импульсов соединен с вторыми разрешакв ими входами блоков групп блоков памяти первого и последнего каналов н с ут равляицими входами адаптеров групп адаптеров первого и последнего каналов, а второй выход генератора импульсов соединен с третьими разрешающими входами блоков группы блоков памяти первого и последнего каналов.

На Фиг. 1 дриведена структУрная схема устройства; на фиг. 2 - то

960786

:же, блока памяти и адаптера; на .;фиг. 3 — то же, блока управления; на фиг. 4 — то же, блока коммутации.

Устройство связи для вычислительной системы содержит (фиг. 1) ка- 5 налы первый:1, второй 2,:третий 3, предпоследний 4,.предпоследний 5 и последний 6. Каждый .из каналов содержит регистр 7 адреса-, дешифратор 5 условия выдачи, дешифратор 9 усло- 19 сия приема, дешифратор .10 условия блокировки, дешиФратор 11 адреса, элементЫ И 12 и 13, модули 14 вычислительной систевж, генератор 15 импульсов. Кроме того, каналы уст ройства содержат группу блоков 16 ! и 17 памяти, группу адаптеров 18 и

19, демультйплексор 20, мультиплексор ,21, входы-выходы 22,.составляющие группу управляющих входов-выходов .канала, висоды-выходы 23, составляющке группу информационных входов. выходов канала. Блок памяти содержит (фиг. 2 ) приемный регистр 24, элемент .ИЛИ 25, передающий регистр 26, а адаптер соцержит блок 27 управления, буферный регистр 28, блок .29 сравнеиия.

Блок еравнення содержит (фиг. 3) компаратор .30 и регистр 31 адреса, а блок управления адаптера содержит регистр 32 состояния, узел 33 я и ф1 1 +1

8;=

35, =" 2,.--,Й-2, Г1 1

Щ1l .. где А;ц ) - адрес q (r )-ой группы адап теров 18 и 19, íà i(j)-ом входе дешифратора 8 канала i..

Дешифраторы 9 предназначены для управления передачей информации че-.

iрез мультиплексоры 21 н содержат на; боры: элементов И, ИЛИ, НЕ. Дешифра45 тор 9 реализует логическую функцию

1 Л

С, = V A. A D;=À . Ч A л v v R. и

j=g Y Ì

60 y y pcs. коммутации, элементы 34 и 35 задержки, элемент И 36,, триггер 37,,ахо-. ды-выходы 38-41, выход 42, входи 4345, вход-выход 46.

Узел коммутации может быть выполиеи в виде (фиг.4 ) элементов И

47 - 50, элемента ИЛИ 51, триггеров

52 и, 53, формирователя 54 импуль- . сов, групп 55 — 58 элементов И, элемента 59 задержки ° Он может иметь следуюцие входы и выходы: вход 60 признака "Занято", вход 61 признака

"Запись", вход 62 признака "Чтение",. выход 63 для установки признака

"Свободно", выход 64 для установки признаков "Занято" и "Запись", выход 65 для установки признаков "Свободно" и "Чтение", выход 66 сигнала сброса, информационные. выходы

67 - 69, информационные входы 70—

72, выход 73 и вход 74 сигнала запроса, разрешающий вход 75, опросный выход 76, вход 77 сигнала "Равно", вход 78 признака "Слово свободно", .вход 79 признака "Свободно".

Генератор 15 импульсов предназ-, начен для синхронизации работы устройства.

Блоки,16 н 17 памяти предназначены для временного хранения и динамического перемещения информации в устройстве.

Адаптеры 18 и 19 предназначены для распознавания и временного.хранения перемещаемых в устройстве слов информации, стирания полученной ин.формации, приема (передачи) информа.. ции:йз (в)-блоков 16 и 17 памяти и передачи (приема),,ее в (из) модули

14 вычислительной системы.

В качестве. модулей 14 вычислительной систеън могут использоваться цейтральные процессоры, процессоры ввода-вывода, блоки оперативной памяти,,каналы и т..п. . Мультиплексоры 21 предназначены для выбора и передачи на выход информации, поступающей на их ин формационные входы. Каждый мультиплексор 21 содержит набор управляемых элементов и и элемент ИЛИ.

Демультиплексори.20 предназначены для.приема.и распределения по своим выходам информации с последних блоков 16. и 17 памяти в группах. Каж . дый демультиплексор 20 содержит набор управляемых элементов И и элемент НЕ.

Регистры 7 адреса предназначены для приема и временного хранения. адресной части перемещаемых слов ин,формации.

Дешифраторы 8 предназначены для управления выдачей информации на выходы демультицлексоров 20 и содерват наборы элементов И, ИЛИ, НЕ. Дешифратор 8 реализует логическую функцию

Дешифраторы 10 предназначены,цля управления подачей синхроимпульсов- в блоки 16 и 17 памяти и содержат на«. боры элементов И, ИЛИ, НЕ.. Дешиф ратор 10 реализует логическую функЦию

0i где А -, сигнал о наличии нулевого адреса на управлякицем. вхо де дешифратора 10 .канала

: (информационное слово свободно, 7

Дешифраторы 11 предназначены для

1 выдачи адресов A+ и сигнала Ао и содержат наборы элементов И, ИЛИ.

960786 устройство работает, следуки4им образом, В вычислительной системе обрабатывается некоторый пакет программ.

Группы процессорных модулей 14 вы-, числительной системы настроены на выполнение либо определенных супер- визорных функций, либо пользователь.ских процессов. Соответственно приоритет групп модулей 14 вычислительной системою по передаче информации учитывает либо иерархию управляющих уровней операционной системы, реализуемых отдельными группами модулей 14, либо приоритет классов выполняемых пользовательских, программ и их ветвей. В процессе взаимодействия модули 14 вычислительной системы обмениваются между собой словами информации. Формат слова следующий: признак "Занято/Свободно" слова, адрес получателя, адрес отпра- . 25 вителя, режим "Запись/Чтение", дан ные. В данных могут указываться адреса ячеек памяти, адреса регистров общего назначения модулей 14, состояние модулей 14 и т.п. 30 сигнал с первого выхода генератора 15 импульсов через соответствУю- щий элемент И 12 поступает также на запускающие входы адаптеров 18 и 19 соответствующей группы. По сигналу на входе блока 27 управления через первый элемент 34 задержки производится опрос состояния регист60

При первоначальном сбросе устройст- ва все регистры и управщяющие эле .менты приходят в исходное состояние, регистр 32 блока 27 управления уста- 35 навливается в состояние "Свободно" и "Чтение". По пуску устройства в магистрали, образованной группами блоков 16 и 17 памяти, начинают циркулировать свободные слова. /Каждый . 40 сигнал с первого выхода генератора

15 импульсов, поступая через соответствующий элемент И 12 на Вторые разрешающие входы блоков 16 и 17 паI мяти соответствующей группа, вызывает пересылку содержимого приемных регистров 24 через элементы ИЛИ 25 в передающие регистры 26. Каждый сигнал с второго выхода генератора

15,импульсов, поступая через соответствующий элемент И 13 иа третьи разрешающие входы блоков 16 и 17 памяти соответствующей группы, пересыает содержимое передающего регист- I а 26 предыдущего блока 16 и 17 па- мяти в приемный. регистр 24 последующего блока памяти этой групПы. ра 32. Если адаптер 18 (19) находится в состоянии приема информации (режим "Чтение" ) и в состоянии "Свободно", то узел 33 коммутации вырабатывает сигнал опроса блока 29 сравнения. При этом компаратор 30 проверяет совпадение адреса получателя, поступающего на вход блока 29 сравнения, с собственным адресом модуля 14 .вычислительной системы, хра нящемся в регистре 31 .адреса. Если компаратор 30 вырабатывает .сигнал

"Не равно", то состояние регистра

32 не изменяется и выполняется zoлостой цикл. Сигналом с второго выхода генератора 15 импульсов содержимое передающего регистра 26 сдвигается в последующий блок 16 (17) памяти этой группы. При выдаче компаратором 30 сигнала "Равно" через узел 33 коммутации происходит передача содержимого передающего регистра 26 в буферный регистр 28. Од новременно регистр 32 устанавливает-. ся в состояние "Занято" и "Запись" и на выходе 73 инициируется запрос на передачу данных и модуль 14 вычислительной система. По приему запроса из адаптера 18 (19) модуль

14 вычислительной системы произво-: дит считывание с выхода 69 содержимого буферного регистра 28 (разряды адреса отправителя, режима и данных). Сигналом с, выхода второго

Ълемента 35 задержки через узел 33 коммутации пРОИзвбДится сброс 11ЕРедающего регистра 26. Сигналом с второго выхода генератора 15 импульсов нулевое слово будет продвинуто в Оледующий .блок памяти этой группы.

Запрос на передачу информации в магистраль из модуля,14 .вычислитель- . ной системы поступает на вход 74 и через узел 33 коммутации - на вход триггера 37. Состояние триггера 37 опрашивается еинхроиипульсом через элемент И 36 ..По запросу и по состоянию регистра 32 "Занято" и "Запись" произзодится парафазный при- ., ем информации из модуля 14 вычисли тельной системы в буферный регистр

28. Затем в. Регистре 32 устанавливается состояние "Свободно".: Ho состоянию регистра 32 "Свободно" и "Запись" и сигналу с выходе первого элемента 34 задержки вырабатйвается сигнал обращения к блоку 29 сравнения для определения состояния слова

I находящегося в передающем регистре 26. Если слово занято, то блок

27 управления выполняет холостой цикл. Если слово свободно, то содержимое буферного регистра 28 пе-. редается в парафазном коде на второй вход элемента HJlH 25 блока памяти. С выхода элемента ИЛИ 25 новое слово поступает в передающий регистр 26. После этого регистр 32

10.

960786 переводится в состояние "Свободна" и "Чтение".

Обмен информацией. между модулями

14 различных групп производитсяследующим образом Нри передаче "информационного слова.из приемного регистра 24,в пере:-данйний регйстр 26 c выхода элемен-. .та .ИЛИ .25 последнего: блока: 17 пющ,тй; в данной группе сйимается в па:. РФФазйом коде::адрес получателя и эанюсится в регистр;7 адреса, Адрес получателя расшифровывается дещифратором 11, оиределяющим номер груп "пы, .в котордй. находится мо11уль 14

- тгоаучателя, На информационных вхо,;Ма® камдого. дешифратора 10. кайала

"i:соЬиравтся адреса обращений от

Scex пpeWцущих j x групп () < 1)k. .,(1.. -д,1+2, ... М)-ым группам. .Кроме: того, на запускающий вход каждого дешИФратора 10 .канала 1 поступает сигнал о состоянии информационного алова (" Занято"/"Свободно".)

8.пер щавщем регистре 26 последне- . го блока 17 памяти (j+.1)-ой группы.

Если слово занято и есть обращения в предйдущих j-.ûõ группах k(1,..., 1+2,...,®} -ым груйпам., то-на вы жФе дешифратора 10 канала 1 появля..ется сигйал блокировки синхроимпул

mes„ которые поступают с генератора

15 импульсов.на разрешающие входы блоков 16 и 17 памяти и на запускающие входы адаптеров 18 и 19 данной груитя1. таким образом, блокируется передача слова из менее приоритетной.группы {группы с большим йомером) и освобозщается первый блок 16 памяти в Группе, в которую пересылается слово информации из передающего регистра 26 последнего блока 17

:пв4яти -5eeee приоритетной группы (группи с.меньшим номером). Если последний блок 17 памяти менее приоритетной группы свободен, то блокировка этой группы не производится и происходит сдвиг информации внутри этой группы.

Управление выдачей информации через демультинлексоры 20 реализуют дешифраторы 8. Выдача информации кз последнего блока 17 памяти данной группы разрешается только в том случае, если нет выдачи информации из групп с-.большим приорите.том..В противном случае информация пересылается через мультиплексор 21 в первый блок 16 памяти следующей группы, Управление приемом информации через мультиплексоры 21 реализуют дешифраторы 9. Прием информации в ,первый блок 16 памяти данной группы разрешается только при передаче слова с адресом получателя, модуль.14 которого находится в данной группе.

Если слово пересылается нз j-ой группы в (1, 2, ° ° j)-ую группу то оно принимается сначала в послед- нюю, й-ую.группу и сдвигается дальше в первую группу.

Устройство обладает повыьМнщюм быстродействием за счет того, что::кроме .последовательной пересылки ии-. формацйи по магистрали организуется непосредственный обмен информацией цежду .группами, в.которые объеди10 иены блоки памяти, минуя группы: модулей с промежуточнымн адресами ..

Пусть, .например, в устройстве имеетков s каждой группе, цикл .передачи информации между смежными блоками памяти равен Г. Тогда можно оценить максимаЛьнае увеличение быстродействия по сравнению с. известным устройствоМ при передаче слова,. например, 20 от первого блока памяти первой rpy17пы,. к последнему блоку N-ой группы: — = — ра . Кроме того, предлагаемое

thfn -N

2 н 2. устройство поз:воляет повысить общую производительность системы за счет ускоренной передачи -данных по ма- гистрали т.еми группами модулей вычислительной системы, которые Имеют больший приоритет (ьн ньший номер)..

Формула изобретения

Многоканальное устройство связи для вычислительной системы, содержащее генератор . импульсов,, а в каждом канале — группу блоков памяти

35 и группу адаптеров, причем выход каждого блока памяти группы соединен с первым информациойным входом последующего блока памяти этой груггпы канала, выход каждого блока памяти группы соединен с информационным входом соответствующего адаптера

40 группы адаптеров канала, информацион,ный и задающий выходы адаптеров группы соединены соответственно с вторым информационным и первым разрешающим :входами соответствующего блока памящ е е с я тем, что, с целью повышения быстродействия, оно содержит в каждом канале, кроме первого и последнего, первый и второй элементы

60 И и дешифратор условия блокировки, в каждом канале, кроме первого и второго, мультиплексор и дешифратор условия приема, в каждом канале, кроме предпоследнего и последнего, дему65 льтиплексор и дешифратор условия ти группы, управляющий вход-выход адаптера канала является соответствуннцим входом-выходом группы управ-. ляющих входов-выходов канала, информационный вход-выход адаптера канала является соответствующим входом-выходом группы информационных

55 входов-выходов канала, о т л и ч а ю960786

12 выдачи, в каждом канале, кроме riocледйего, регистр адреса н дешифратор адреса, причем первый выход ге,нератора импульсов соединен с riepвыми входами первых элементов И каналов, второй выход генератора импульсов соединен с первыми входамн вторых элементов И каналов, вторые входы первого и второго элементов И канала соединены с выходом дешифратора условия блокировки ка- 10 нала, выход первого элемента И канала соединен с вторыми разрешающими.входамн блоков памяти группы канала и с запускающими входами адаптеров группы, выход второго 15 элемента И канала соединен с третьимн разрешающими входами блоков памяти группы канала, вторые информационные выходы последних блоков памяти группы канала, кроме последнего канала, соединены через регистр адреса канала с входами дешнфратора адреса канала, выход дешифратора адреса первого канала соединен через дешифратор условия выдачи канала с управлякицим входом демультнплексора канала, первый выход дешифратора адреса канала соединен с запускающим входом дешифратора условия выдачи канала и с соответствующими информационнымн входами дешифраторов условия блокировки, условия выдачи и условия приема всех последующих. каналов, выход дешяфратора адреса предпоследнего канала соединен с запускающим входом деыифратора условия 35 блокировки предпоследнего канала, второй выход дешифратора адреса кана= ла, кроме первого, предпоследнего-и последнего каналов, соединен с запускающим входом дешифратора ус- 40 ловия блокировки канала, выход де1 шифратора условия приема канала соединен с управляющим входом мультиплексора канала, второй информаци.онный вход первого блока памяти груп-4g пы канала, кроме первого.и второго каналов, соединен с выходом мультиплексора канала, первый информационный выход последнего блока памяти группы канала, кроме предпоследнего и последнего каналов, соединен с информационныи входом демультиплексора канала, первый информационный выход последнего блока памяти группы предпоследнего канала соединен с первым информационным входом мультиплексора последнего канала, информационный виидщ .последнего бло-. ка памяти группы посаеднего канала соединен с вторым информационным входом первого блока памяти группы первого канала, первый ииформациан-. ный выход демультиплексора какала,. кроме первого и последнего каналов, соединен с первым информационмыи вхо- дом мультиплексора носледукицего.канала, первый информационный выход демультиплексора первого канала соединен с вторым информационным входом первого, блока Пайнтн группы второго. канала, вторые информациойные выходы демультиплексоров каналов соединены с вторыми информационными входамю мультиплексоров каналов, первый выход генератора импульсов. соединен с вторыми разрешающими входами блоков памяти группы первого и последнего каналов и с управлякивими входам адаптеров групп первого и последнего каналов, а второй выход генератора импульсов соединен с третьимн разрешающими входами блоков памяти группы первого и последнего каналов.

Источники информации, принятые so .внимание при экспертизе

1. Патент США В 3947818, кл. 340-147, опублик. 1976.

2. Иванов В..B.. Структура вводавывода и организация инте!рфейса в мини- и микро-ЭВИ.. Киев, 1974, с. 11.

З.-Авторское свилетельство СССР

Р 734654,. кл. G 06 F Э/04, 1980 (прототип).

960786

Составитель Ф. Шагиахметов

Редактор О. Юрковецкая Техред Е.Харцтончик. Корректор С. Шекмар м @

Заказ 7282/58 Тираж 731 . . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.,: д.4/5.

Филиал IIIIII "патент", г.ужгород, ул. проектная, 4