Устройство для моделирования дискретного радиоканала

 

Союз Советскик

Социалистически«

Республик

ОП ИСАНИЕ

H3OSPETE Н ИЯ

К АВТОРСКОМУ .СВИДЕТЕЛЬСТВУ (i ii962999

4r г (61) Дополнительное к авт, свид-ву (5.3)M. Кл. (22) Заявлено 31,12.80 (2l.) 3261834/18-24

G 06 G 7/48 с присоединением заявки РЙ

9вудерстеапэй кемнтет

СССР па делам «зверетеннй, н открытнй (23) П риоритет (53) 3 Д К 681.333 (088.8) Опубликовано 30.09.82. Бюллетень №36

Дата опубликования описания 30.09.82 (72) Авторы изобретения

А. И. Волков, В..М. Гуськов и В. С. Котов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ДИСКРЕТНОГО

РАДИОКАНАЛА

Изобретение относится к аппаратурным средствам электронного моделирования дискретных радиоканалов связи и может быть использовано для решения задач исследования помехоустойчивости и повыше5 ния достоварности приема дискретной ин формации, а также при лабораторных испытаниях каналообразуюшей аппаратуры в условиях, лриближаюшихся к реальным.

Известен имитатор искажений двоич.ных сигналов, содержаший источник двоич ных сигналов, приемный сдвиговый регистр, синхронизатор, схему управления формированием пакета, схему управления регистром уровня искажений, счетчик-ре-, гистр длины пакета, коммутатор, регистр уровня искажений, логические схемы, дат чик случайных чисел, приемник двоичных сигналов, схему формирования потока ис- кажений 1 j, 2o

Данное устройство позволяет имитиро» вать поток ошибок при приеме двоичного сигнала путем наложения на исходный сигнал импульсов с формирователя потока

2 искажений, управляемого датчиком случайных чисел. Использование в данном имитаторе дискретных элементов позволяет достигать хорошую воспроиэводимость результатов статических испытаний и независимость их от внешних условий. Однако функции данного имитатора ограничены, так как он не позволяет модели- ° ровать такие вторичные характеристики дискретных сигналов на приемном конце как временные искажения фронтов элементарных посылок.

Известно также устройство для моделирования распределения временных искажений, содержащее тактовый генератор, генератор псевдослучайной последовательности, кольцевой регистр, линии задержки, блок задания начальных условий и остановки, элементы И, формирователь числоимпульсной .гистограммы распределения, элемент ИЛИ и формирователь импульсов.

В данном устройстве закон распределения временных искажений фронтов кодовых посылок задается с помошью формировате»

3 96299 ля число-импульсной гистограммы, сигна.лы с выхода которого через элементы И, ИЛИ и линии задержки объединяются с псевдослучайной последовательностью импульсов, из которых затем формируются выходные импульсы. Таким образом, псевдослучайное временное искажение фронта кодовой посылки в текущий момент времени формируется путем задержки этого фронта на величину, задаваемую с помо- IÎ шью датчика псевдослучайных последовательностей. Однако данное устройство позволяет моделировать временные искажения фронтов не произвольного дискретного сигнала, а только стандарнтых импульсов с длительностью равной длительности элементарной посылки. Кроме того, отсутствует возможность изменения закона распределения временных искажений фронтов в процессе моделирования, т.е. ими- gg тации замираний в радиоканале f 1), Наиболее близким к предлагаемому является устройство для моделирования тракта передачи цифровых сигналов, содержащее генератор псевдослучайных пс ., 25 следовательностей, блоки формирования шумовых напряжений, блок фаэоимпульсной модуляции, входной каскад, схему считывания, буферный накопитель, блок Ао бавления-исключения импульсов, элемен- ЗО ты И, блок формирования скорости подстройки, генератор сетки частот, элемент

IE, датчик псевдослучайных интервалов1 З

Известное устройство формирует дискретный сигнал, в котором помимо искажений переднего и заднего фронтов присутствует характерное для радиоканалов качания групп фронтов посылок,. имеющие место иэ-аа изменения времени распространения сигнала в канале связи-замираний. Однако в известном устройстве текущее значение .искажения фронтов задается с помощью блоков шумовых напряжений, формирующих аналоговый сигнал, что снижает стабильность моделируемых статистических параметров и, как следствие, воспроиэводимость результатов моделирования. Кроме того, в известном устройстве отсутствует воэможность непосредственного задания плотности веро50 ятности распределения временных искажеI ний фронтов, что сужает класс задач, решаемых с помощью данного устройства.

Бель изобретения - повышение достоверности моделирования.

Поставленная цель достигается тем, что в устройство для моделирования дис» кретного радиоканала, содержащее генератор псевдослучайной последовательности, . управляемый делитель, элементы И, элемент НЕ, датчик псевдослучайных интервалов и входной каскад, состоящий иэ двух 1)-триггеров, двух элементов И,пря. мой выход первого )-триггера соединен с Э-входом второго .I)-триггера и первым входом первого элемента И, инверсный выход первого p -триггера подключен к первому входу второго элемента И, прямой выход второго ) -триггера подключен к второму входу второго элемента И, а инверсный выход второго 1Ьтриггера соединен с вторым входом первого элемента И, вход первого Л) -тригГ гера является информационным входом устройства, объединенные тактовые входы Э-триггеров и третьи входы эпемен. тов И соединены с тактовым входом устройства, дополнительно введены элемент

ИЛИ, второй и третий элементы НЕ, четыре делителя, группу блоков сравнения, группу логических коммутаторов, группу реверсивных счетчиков, группу регистров хранения, общий элемент И, две группы элементов И, блок выбора перехода, первый и второй дополнительные регистры хранения, блок управления, дополнительНый реверсивный счетчик, два дискретных элемента задержки и триггер, причем вы ход первого элемента И входного каскада соединен с первым BxoAQM элемента

ИЛИ и с первыми входами э лементов И первой группы, вторые входы первых элементов И первой и второй группы подключены к выходу первого блока сравнения группы . выходы K --го блока сравнения группы (K.-2, ..., И) соединены с вторыми входами 2 (К-1)-го и (2K-1)-го элементов И первой и второй групп, выход второго элемента И входного каска-" да подключен к первым входам элементов И второй группы и к второму входу элемента ИЛИ, третьи входы P -õ (2, ..., 2 >-1) элементов И первой группы непосредственно, а третьи входы К -x элементов И второй группы через первый элемент НЕ соединенны с выходом генератора псевдослучайной последовательности, вход которого подключен к выходу первого делителя частоты, выходы первых элементов И первой и второй групп подключены к И-м.входам первого и второго дискретных элементов задержки соответственно, выходы (2М+1) элементов И

М=1, ..., и -1) первой и второй группы . соединены соответственно с (И+М)-м вхсдом первого и второго дискретных элементов задержки, выходы 2t«x элементов

И (Ь =1, ..., л 1) первой и второй групп подключены соответсвенно к (h — Ь )-м

5 9629 входам первого и второго дискретных эпементов задержки, тактовые входы которых соединены с выходом управляемого депителя частоты, выходы первого и второго дискретных эпементов задержки подкпючены к нулевому и единичному входам триггера, единичный BblxoA которого является выходом устройства, выход эпемента ИЛИ соединен с входами считывания блоков сравнения группы, входы пер- IO вой группы входов которых подключены к разрядным выходам генератора псевдослучайной поспедоватепьности, входы второй группы входов первого и последнего блоков сравнения группы соединены с 15 входами минимального и максимального чиспа первого и последнего логических коммутаторов группы соответственно, группа выходов )-го реверсивного счетчика группы (g =- 1, ..., Yl+1) подкпючена к щ входам второй группы у -го блока сравнения группы, к входам первой группы ()+1)-го бпока сравнения группы и к входам первой группы входов погическпх коммутаторов группы, входы второй группы 25

q -х логических коммутаторов группы (1 =

=1, ..., и -2) соединены с выходами соответствуюшего регистра хранения группы, входы третьей группы погических коммутаторов группы подкп. ючены соответствен- щ но к входам констант устройства, тактовые входы логических коммутаторов группы соединены с выходом первого эпемента И, первый вход которого подкпючен к выходу второго делитепя частоты, а второй вход — к первому выходу блока выбора перехода, управпяюшие входы погических коммутаторов группы соединены с выходом датчика псевдоспучайных интервалов, первым входом второго эпемента

И, входом второго эпемента НЕ, первый выход логических коммутаторов группы соединен с суммируюшим входом соответствуюшего реверсивного счетчика группы, а второй выход — с его вычитакщим вхо45 дом, третьи выходы погических коммута- . торов подкпючены соответственно к вхо. дам обшего элемента И, выход которого соединен с первым входом блока выбора перехода второй и третий входы которого под1

S0 кпючены соответственно к первому и второму выходам блока управпения, тактовый вход которого соединен с тактовым входом устройства непосредственно, а через второй элемент HE — с входами четы55 рех делитепей частоты и входом управляемого делителя частоты, группа управляюших входов которого подключена к разрядным выходам реверсивного счетчика и

99 6 к входам первой группы входов блока управпения, входы второй группы которого соединены с разрядными выходами первого допопнитепьного регистра хранения, а входы третьей группы бпока управпения подключены соответственно к разрядным выходам второго допопнитепьного регистра хранения, выход первого депитепя час. тоты соединен с входом генератора псевдослучайной поспедоватепьности, выход третьего депитепя частоты подкпючен к первому входу третьего эпемента

И, второй вход которого соединен с вторым выходом блока выбора перекпючения, а выход — с вторым входом второго элемента И и с первым входом четвертого эпемента И, второй вход которого подключен к выходу третьего эпемента HL, третий вход четвертого эпемента H соединен с третьим выходом бпока выбора перехода, суммируюший вход допопнитепьного реверсивного счетчика подключен к выходу второго элемента И, а вычитаюший вход — к выходу четвертого эпемента И, выход четвертого делитепя частоты соединен с входом датчика псевдоспучайных интервалов.

Причем блок управпения содержит два бпока сравнения и два триггера, выходы которых являются соответственно первым и вторым выходами блока, а тактовые входы — тактовым входом блока управпения, причем счетные входы триггеров соединены соответственно с выходами первого и второго бпоков сравнения, входы первой группы которых явпяются входами первой группы бпока управления, а входы второй группы первого бпока сравнения являются входами второй группы блока управпения, входы второй группы второго блока сравнения — входами третьей группы блока управпения.

Кроме того, логический коммутатор содержит блок элементов НЕ, два сумматора, два блока сравнения, три эпемента

НЕ, эпемент ИЛИ, три элемента И, выход переполнения первого сумматора через первый эпемент НЕ, а выход пере-, попнения второго сумматора непосредственно соединены соответственно с первым и вторым входами первого эпемента И, выход которого подкпючен к первым входам второго элемента И и эпемента ИЛИ, второй вход которого соединен с выходом первого бпока сравнения, а выход — с первым входом третьего элемента И, выход второго блоха сравнения через второй эпемент НЕ подкпючен к второму входу третьего эпемента И, второй вход вто7 9629 рого эпемента И и третий вход третьего элемента И соединены соответственно с входом и выходом третьего эпемента НЕ, первые входы обоих сумматоров подключены к соответствующим выходам блока элементов НЕ, входы которого являющиеся первой группой входов погического коммутатора, соединены с входами первой группы блоков сравнения, sxoды второй группы второго сумматора, яв- 1О ляющиеся входами второй группы логического коммутатора подкпючены соог ветственно к входам второй .группы первого сумматора, соединены с входами второй группы второго блока сравнения, 1S вход третьего элемента HE является управпяющим входом логического комму та тора, тактовым входом которого явггяется третий вход второго элемента И> соединенный с четвертым входом 20 третьего элемента И, выходы второго и третьего элементов И являются соответственно первым и вторым выходами логического коммутатора, третьим выходом которого явпяется выход второго блока д сравнения.

Блок выбора перехода содержит два узла выделения переднего фронта, состоящих из последовательно соединенных дифференцирующей цепи и генератора импупь-ЗО сов, элемент ИЛИ, двухтактный 38 -триг гер и эпемент НЕ, вход дифференцирующей цепи первого узла выделения переднего фронта соединен с Э -входом триггера, являющимся первым входом блока, а К-вход триггера, явпяюшийся вторым входом бпока, соединен с входом дифференцируюшей цепи второго узна выдепения переднего фронта, подкпюченного вы ходом генератора импульсов к первому .входу элемента ИЛИ, второй вход которого соединен с выходом генератора импупьсов первого узла выдепения переднего фронта, а выход эпемента ИЛИ подкпючен к тактовому входу триггера, инверс 45 ный выход которого является первым, а прямой - вторым выходами блока, вход элемента HE является третьим входом, а его выход — третьим выходом бпока.

На фиг. 1 представлена блок-схема

50 предлагаемого устройства; на фиг. 2,а— функциональная схема входного каскада; на фиг. 2,б — временные диаграммы, иллюстрирующие его работу; на фиг. 3функциональная схема .логического ком- 5 мутатора; на фиг. 4,а — функционапьная схема блока выбора перехода; на фиг,4,бвременные диаграммы его работы; на

99 8 фиг. 5 - функциональная схема бпока управления, Устройство содержит входной каскад 1,.генератор 2 псевдослучайной поспедоватепьности, управпяемый депитепь

3, первую группу эпементов И 4, первый элемент HE 5, датчик 6 псевдослучайных интервалов, элемент ИЛИ 7, второй и третий элементы НЕ 8 и 9, четыре депитепя 10-13, группу блоков. 14 сравнения, первый 14 и последний 14 из которых имеют соответственно входъг минимапьного 15 и максимапьного 16 чисел, группу погических коммутаторов

17 с входами констант 18, группу реверсивных счетчиков 19, группу регистров

20.хранения, общий эпемент И 21, четыре элемента И 22-25, бпок 26 выбора перехода, первый и второй допопнитепьные регистры 27 и 28 хранения, блок 29 управпения, реверсивный счетчик 30, дискретные эпементы 31 и 32 задержки, триггер 33 и вторую группу эпементов

И 34.

Входной каскад 1 содержит два D— триггера 3 5 и 3 6 и два э пемен та И 37 и 38, причем прямой выход первого триггера 35 соединен с )-входом второго триггера 36 и первым входом первого эпемента И 37, инверсный выход триггера 35 соединен с первым входом второго элемента И 38, прямой выход второго триггера 36 подкпючен к второму входу второго эпемента И 38, а инверсный выход второго триггера 36.соединен с вторым входом первого элемента

И 37, 9-вход первого триггера 35 является информационным входом входного каскада 1, соединенные между собой тактовые входы триггеров 35 и 36 и третьи входы элементов И 36 и 38 являются тактовым входом входного каскада 1, а его выходами являются выходы эпементов И. . Логический коммутатор 17 содержит блок 39 элементов НЕ, сумматоры 40 и 41, бпоки 42 и 43 сравнения, элементы НЕ 44-46, элемент ИЛИ 47, элементы И 48-50, выход переполнения первого сумматора 40 через первый эпемент

НЕ 44, а выход переполнения второго сумматора 41 непосредственно соединены соответственно с первым и вторым входами первого элемента И 48, выход которого подключен к первым входам второго элемента И 49 и эпемента ИЛИ 47, второй вход которого соединен с выходом первого блока 43 сравнения, а выход— с первым входом третьего эпемента И 50

9 9629 выход второго блока 42 сравнения через второй элемент HE подключены к второму входу третьего элемента И 50, второй вход второго элемента И 49 и третий вход третьего элемента И 50 соединены соответственно с входом и выходом третьего элемента НЕ 46, первые входы обоих сумматоров подкшочены к соответствую шим выходам блока 39 эпементов НЕ, входы которого, являюшиеся первой груп- f0 пой входов логического коммутатора 17, соединены с входами первой грпуппы бпоков 42 и 43 сравнения входов второй группы второго сумматора 44, явпяюши еся входами второй группы логического 15 коммутатора 17, подкпючены соответственно к входам второй группы первого блока 43 сравнения, входы 18 второй группы первого сумматора 40 соединены с входом второй группы второго блока 42 20 сравнения, вход третьего эпемента HE 46 является управпяюшим входом погического коммутатора 17, тактовым входом которого явпяется третий вход второго эпе-.. мента И 42, соединенный с четвертым 25 входом третьего элемента И 50, причем выходы второго и третьего элементов И 49 и 50 являются соответственно первым

t и вторым выходами логического коммутатора 17, третьим выходом которого явпя-р0 ется выход второго бпока 42 сравнения.

Блок 26 выбора. перехода содержит узлы 51 и 52 выделения переднего фронта эпемент ИЛИ 53, двухтактный jKтриггер 54, элемент НЕ 55, вход первого узпа 51 выдепения переднего фронта соединен с входом триггера 54, явпяюшегося первым входом блока 26, а К вход триггера 54 явпяюшийся вторым входом блока 26, соединен с входом второго узпа 52 выдепения фронта, подкпюченного выходом к первому входу эпемента ИЛИ 53., второй вход которого соединен с выходом первого уз па 5 1 выде пения переднего фронта, а выход =-цемента

ИЛИ подключен к тактовому входу триггера 54, инверсный выход которого является первым, а прямой — вторым выходами бпока 26, при этом вход эпемента

HE 55 является третьим входом, а его выход - третьим выходом бпока 26.

$0

Блок 29 управпения содержит блоки

56 и 57 сравнения и триггеры 58 и 59, BbIxoAbI которых явпяются соответственно первым и вторым выходами блока, а тактовые входы — тактовым входом блока управления, причем счетные входы триггеров 58 и 59 соединены соответственно с выходами первого и второго блоков 56

10 и 57 сравнения, входы первой группы блока 29, входы второй группы первого блока 56 сравнения явпяются входами второй группы бпока управпения, а входы второй группы второго бпока сравнения— входами третьей группы бпока управпения.

Принцип работы блока управпения ясно закпючается в том, что при неравенстве кода чисел в блоках 56 ипи 57 сравнения на соответствующих выходах блока управления присутствует логический ноль. Триггеры 58 и 59 необходимы дпя привязки фронта сигнапа на выходах блока 29 по фазе к тактовым импульсам.

Первый выход входного каскада 1 соединен с первым входом эпемента ИЛИ 7 и с первыми входами соответствуюших элементов И 4, первой группы, вторые входы эпементов И 4 и 34 соединены с выходами соответствуюших бпоков 14 сравнения, а выходы — с соответствуюшими входами дискретного эпемента 31 задержки, подкпюченного выходом к нулевому входу триггера 33, второй вы-, гоа входного каскада 1 соединен с вторым входом эпемента ИЛИ 7, подключенного выходом к входам считывания бпоков 14 сравнения группы и с первыми входами эпементов If 34 второй группы, а выходы которых соединены с соответствуюшими входами дискретного эпемента 32 задержки, подкпюченного выходом к единичному входу триггера 33 ° Тактовый вход входного каскада 1 соединен с тактовым входом бпока 29 управления непосредственно и через эпемент HE 5— с входами депитепей 10-13. Выход депитепя 10 подкпючен к тактовому входу генератора 2 псевдоспучайной поспедоватепь ности, выходы соответствуюших разрядов которого соединены с первыми входами блоков 14 сравнения. Выходы депитепей

11 и 12 подключены к первым входам соответственно элементов И 22 и 23, вторые входы которых соединены соответственно с первым и вторым выходами бпока 26 выбора перехода а выходы— соответственно с тактовыми входами погических коммутаторов 17 и первыми входами элементов И 24 и 25, пойкпюченных выходами к вычитаюшему и суммирующему входам реверсивного счетчика 30 соответственно. Выход депитепя

13 соединен с тактовым входом генера- тора 6 псевдослучайных интервалов, выход которого через элемент НЕ 8 подкпючен к второму входу эпемента И 25 и непосредственно - к второму входу эпе11 9629 мента И 24 и к управпяюшему входу логических коммутаторов 17., первый и второй выходы которых соединены соответственно с суммирующими и вычитаюшими входами соответствующих реверсивных счетчиков 19, а третьи выходы — с соответствующими входами общего- элемента И 21, выход которого соединен с пер вым входом бпока 26 выбора перехода, второй и третий входы которого соедине- 10 ны соответственно с первым и вторым выходами блока 29 управпения, подключенного первыми, вторыми и третьими входами соответственно к выходам разрядов регистров хранения 27 и 28 и ре- is версивного счетчика 30, выходы разрядов которого соединены также с управпяюшими входами управляемого делитепя 3, подключенного входом к выходу эпементов HE 5, а выходом - к тактовым входам дискретных 20 элементов 31 и 32 задержки. Выходы разрядов реверсивных счетчиков 19 соединены с первыми .входами соответствующих погпческнх коммутаторов 17, а также с вторыми и третьими входами соответствующих блоков 14 сравнения. Вторые входы всех погических коммутаторов 17, кроме последнего 17и „, соединены с выходамн разрядов соответствующих регистров хранения 20, а вторые входы по-зр следнего логического коммутатора 17„ 1 соединены с входами максимального числа 16 последнего бпока 14 сравнения.

Выход генератора псевдоспучайной последовательности 2 непосредственно и через 35 элемент HE 9 соединен с третьими входами соответствующих эпементов И 4.

Третий выход блока выбора перехода 26 соединен с третьим входом элементом И

25, Выходом устройства является выход 40 триггера 33.

Устройство моделирования дискретного радиоканала работает следующим образом.

На входах 17 -го логического комму1 4S татора устанавпивают B параппепьном ко(2Н-и де двоичное чиспо К„ = 4 — ")„ где разрядность двоичного числа, подаваемого в параппельном коде на первые входы блоков 14 сравнения с выходов разрядов

50 генератора 2 псевдослучайных поспедоватепьностей (И-1)- чиспо погических коммутаторов 17.

Перед начапом работы устройства в реверсивные счетчики 19. и соответствующие им регистры хранения 20„ записы55 вают Й-разрядные числа М. с 2, с помо1 шью которых задается закон распредепения средней во времени ппотности веро99 12 ятности временныХ искажений фронтов посыпок, при этом на входах 15 и 16 уста.. навпиьают соответственно чиспа М,„,1 <Я и ф, а = 2 . Чиспо отводов дискретных

М линий задержки 31 и 32, которые могут быть реализованы, например, на регистрах сдвига, равно (2и-1). Частота F импульсов, подаваемых на тактовые входы входного каскада 1 и бпока 29 управпения непосредственно и на входы депителей 10-13 и управпяемого денитепя 3 через эпемент HE 5 допжна удовпетворят спедуюшеу требованию: F 7/и2 В, где  — скорость передачи информации в

Водах.

Входной каскад 1 формирует импупьсы, совпадающие во времени с фронтами посы лок дискретной информации, поступающей на его вход, пропуская на первый выход импульс из последовательности F спедующий непосредственно за попожитепьным фронтом, а на второй выход — за отрицательным фронтом.

BxopHîé каскад 1 работает спедуюшим образом.

На выходах первого триггера 35 устанавпивается потенциап, соответствующий потенциалу Hà его первом входе в момент времени, соответствующий переднему фронту импупьсов F, поступающих на его второй вход. Второй триггер 36 установится в это же положение через время 1(C так как потенциал на первом входе второго триггера 36 устанавпивается с запаздыванием относитепьно переднего фронта импульса, устанавпивающего первый триггер 35, который опреаепяется временем задержки сигнала в триггере

35, Подавая на входы элементов И 37 и

38 сигналы с прямого и инверсного выходов различных триггеров и стробируя их импупьсами синхронизации, на выходах элементов И 37 и 38 выделяются первые ймпупьсы этой поспедовательности, следующие непосредственно за отри-" цательным ипи положительным фронтом информационного сигнапа.

Импупьсы фронтов с выхода эпемента

ИЛИ 7 поступают на считывающие входы блоков 14 сравнения, Импульс .фронта проходит на выход блока 14 в спучае, еспи текущее значение N — разрядного числа щ - на выходах разрядов датчика псевдослучайных поспедовательностей 2 нежит в интервале М„ „- Ф М„. При испопьзовании в качестве генератора 2 псевдослучайных последоватепьностей регистра сдвига с сумматором по модулю два в цепи обратной связи, обпадаюшего тем

962999 свойством, что генерируемые им чиспа ю ° равномерно рвспредепены на интервв3 пе P ),2" ) (генератор М вЂ” поспедоватепьностей .с чиспом разрядов бопьшим (Ч ), то частость появления импульса 5 фронта на выходе 1-го бпока 14 срав1 нения равна Q<=M;-М < 2НИмпульс на первом выходе входного каскада 1 открывает по первому входу эпементы И первой группы, выходы кото- >0 рых подключены к входам дискретного элемента 31 задержки. Импупьс с выхода бпока 14„ сравнения поступает на второй вход эпемента И 4 первой группы ипи элемента И 34 второй группы, выход кото 5 рого подкпючен к YI -му входу эпементов 31 и 32 задержки, импупьс с выхода блока 14„- сравнения, поступает на вторые входы эпементов И 4 И 34, выходы кото-. рыхсоединены с (и-. +1)-м и (П+1 -1)- " . 20 входами элементов 31 и 32 задержки. На третьи входы эпементов И 4, выходы которых соединены с входами эпементов задержки от (n-1) до 1-ro, поступает сигнап с выхода датчика псевдослучайных по--25 следовательностей 2 непосредственно, а выходы которых соединены с входами с (+1)-ro до (2и-1)-го - через эпемент

НЕ 9,. Так квк появпение единичного и нулевого сигнала на выходе генератора 50

2 равновероятно (свойство генератора

М - последовательности), то импупьсы отрицательных фронтов посыпок равновероятно могут поступить на (и-. +1)-й и (И+1-1)-й входы эпемента 31 задержки

35 а импульсы положительных фронтов - эпе. мента 32 задержки.

Таким образом, частоты задержек импульсов фронта на вепичины T„= - и+(1- )) л

Т =- п-((-1)) равны между собой, т, е. 0 задержки фронта симметричны относи-: тельно величины Т = И(5, в сама частота задержек Т„., T„- — равно О„= М1 -М „. „ 2 .

Так квк импульсы с элемента 31 задержки поступают на нулевой вход триггера 33, в импупьсы с выхода эпемента

32 задержки — на единичный вход то с прямого выхода триггера снимается двоичный сигнап, отпичаюшийся от исходного тем, что фронты посыпок искажены во

50 времени псевдоспучвйным образом по заданному закону распредепения ппотности вероятности этих искажений через числа М„.

Работа устройства рассмотренным выше образом обеспечивает модепирование по ц оричным характеристикам гауссовского канапв связи, причем, еспиМ „„40, а М,с ., то некоторые импульсы фронтов не будут поступать на эпементы 31 и 32 задержки, что соответствует в реальном канале связи ошибочному приему посылки из-за ее полной инверсии.

Изменение среднего закона распредепения временных искажений фронтов, т.е. имитация замираний сигнапа в коротковолновом радиоканале, реапизуется путем изменения двоичных чисел М, находяшихся в соответствуюших реверсивных счетчи ках 19.

Осушествпяется это спедуюшим образом. Импупьсы с выхода депитепя 11 через элемент И 22 поступают на тактовые входы логических коммутаторов 17, Еспи текушее значение чиспв М, находяше, 16 гося в реверсивном счетчике 10 удовпетворяет усповию К . < M c М (M - чисМ

1 . 1 .1 1 по в регистре хранения 201), то импупьсы, присутствуюшие на тактовом входе погического коммутатора 17, проходят на его первый илп второй выход, т.е. нв суммируюший ипи вычитаюший Bxog реверсивного счетчика, в зависимости от того единичный ипи нулевой спгнап присутствует на управляюших входах погических коммутаторов 17, куда он поступает с выхода генератора псевдоспучайных интервапов

6, B случае К.=М1 и нупевом сигнапе

1 1 М на выходе генератора 6 и М„. -М„и единичном сигйапе нв выходе генератора 6 импупьсы с тактового входа погического коммутатора на входы реверсивного счет"..кв не проходят,.т.е. чиспо М. имеет

1 возможность изменяться топько в пределах К (M++M . В спучае К =69 появ1 -1

1 1 ление импупьсов считывания на выходах всех блоков 14 сравнения равновероятно, что соответствует присутствию в канапе только шума ° В случае M.=М нв треМ1 1 тьем выходе погического коммутатора

17 формируется единичный сигнап, кото-

1 рый поступает нв соответствуюший вход обшего эпемента И 21.

Логический коммутатор 17 работает следуюшим образом.

На выходе переполнения сумматора

40, на входы которого подаются чиспв

M„. и К„, присутствует погическая 1" в

% случае К- М., а на выходе элемента HE t 1

44 присутствует погическая "1 в спучае К„<М„.. Ha выходе переполнения сум- матора 4 1 присутствует логическая 1 в случае М„- М „, так как íà его входах присутствуют числа М„. и М„Нв входах бпоков 42 и 43 сравнения присутствуют соответственно пары чисеп M ..,,I(.

1 1 и М., М „., а на их, выходах устанввпива1 1 ! ется погическая 1 " соответственно в

15 9629 случаях М =К„- и М =М„. Йа выходе эпе» .1. мента НЕ 45, логическая "1 присутст ,1 вует соответственно в случае М ф К "

Таким образом, на выходе элемента И

48 погическая 1 присутствует в спучае, 5 когда К„- М„- <М„., на выходе элемента

ИЛИ 47 — в случае К «bA

К М «М„и нупевом потенциапе на управляющем входе логического коммутатора 17. При единичных потенцианах на 15 всех входах элемента И 21 сигнал с его выхода поступает на первый вход блока

26 выбора перехода. На второй вход блока, поступает единичный сигнал с первого выхода блока 29 управления в случае ра-20 венства чиспа в реверсивном счетчике 30, чнспенно равного текущему коэффицяенту депения управляемого депитепя 3, чиспу B регистре 27, равному максимапьно возможному коэффициенту депения депите-25 ля 3. На третий вход блока 26 поступает единичный со второго выхода блока 29

yIIpaaKeHHsI в спучае равенства числа в реверсивном счетчике 30 числу в регистре

28, равному минимально возможному ко- Зп эффициенту деления 3. На третьем выходе блока выбора перехода 26 присутствует единичный сигнал при нупевом сигнапе на его втором входе (коэффициент депения депителя 3 максимален).

Блок 26 выбора перехода работает сле дующим образом.

Перед началом работы устройства моделирования дискретного радиоканала триг. гер 54 блока 26 устанаЪпивается в ну- о левое состояние. При этом возможность изменяться имеет сигнал на первом входе блока 26, При появлении попожитепьного перепада на этом входе на выходе узла 51 выделяется импульс, который через элемент ИЛИ 53 проходит на такто вый вход триггера 54 и устанавпивает его в единичное состояние, так как на его первом входе присутствует сигнап логической "1 . При этом на первом выходе бпока 26 устанавливается погический "0, а на втором - логическая "1 .

После этого воэможность .изменяться имеет только сигнап на втором входе блока, 26 и, при появпении на нем нопожитепьного перепада, импупьс с выхода уэна 52

55 через эпемент .ИЛИ 53 проходит на тактовый вход триггера 54 и задним фронтом переводит его в обратное исходному

99 16 состояние, так как на входех 3 и К присутствует логическая единица, т.е. в нулевое состояние. После этого возможность изменяться опять имеет топько сигнал на первом входе блока 26. При появлении на нем отрицательного периода блок 26 по первому и второму выходам не изменяет своего состояния, которое меняется

I на обратное только при появлении на первом входе положительного перепада. На третьем выходе блока 26 присутствует догическая "1» только в случае логического нуля, на его третьем входе.

Таким обрезом, сигнап с выхода эпемента И 21 устанавпивеет на первом выходе блока 26 нупевой потенциап, а на втором — единичный. При этом эпемент И

22 закрывается по второму входу, а эпемецт И 23 открывается и импупьсы с выхода делителя 12 начинают поступать на первые входы эпементов И 24 и 25.

При единичном сигнапе на выходе датчика псевдослучайных HHTepBGlIQB 6 эти импульсы проходят на вычитающий вход реверсивного счетчика 30, а при нупевом— на суммирующий. При единичном сигнапе на выходе датчика 6 частота на выходе делителя 3 увеличивается, а при отрицательном — уменьшается.

При увеличении частоты на тактовых входах пинии 31 и 32 задержек абсолютные временные интервалы между моментом идеального положения фронта и моментом реального положения этого фронта уменьшается, так как величина

Т = Ln+(нл)обратно пропорционапьная Х

1 .Я

I т е. в этом спучае уменьшается дисперсия временных искажений фронтов, что соответствует увеличению отношения сигнал/шум в канале связи.

По достижении коэффициента деления депитепя 3, зафиксированного в реверсивном счетчике 30 минимапьного значения, элемент И 25 закрывается по третьему входу, что предотвращает дальнейшее уменьшение этого коэффициента. По достижении коэффициентом деления максимального значения и появлении единичного сигнала на первом входе блока выбора перехода 26 элемент И 22 открывается, а элемент И 23 закрывается по второму ахоау»

Таким образом, при единичном сигнале на выходе датчика 6, т.е. при увеличении отношения сигнал/шум сначапа увеличиваются. числа М в реверсивных счетчиках 1 9 (М - М„), а при М„-=М„. начинает увецичиваться час ота $ на тактовых входах элементов 31 и 32 за50 изобретения

Формула

1, Устройство дпя модепирования дискретного радиоканапа, содержащее генератор псевдослучайной поспедоватепьности, управпяемый депитепь, эпементы И, первый элемент НЕ, датчик псевдослучайных интервапов и входной каскад, состоящий из двух Э-триггеров и двух эпемен- .

17 9629 держки, ° что приводит к уменьшению дисперсии временных искажений. При нупевом сигнале на выходе датчика 6 сначала уменьшается частота а затем — М.

36

1 1 (М„--тК1). Таким образом, осуществляет- 5 ся имитация замираний в КВ радиоканале.

Коэффициент деления депителя 3 устанавливается таким образом, чтобы частота на его выходе была меньше скорос.ти передачи информации.

Так как частота импульсов на выходе депитепя 11 опредепяет значение глубины замираний при изменении М, а частота импульсов на выходе депитепя 12— значение гпубины замираний при изменении, то коэффициенты депения этих делитепей подбираются таким образом, чтобы эти значения быпи равны. Коэффициент деления депителя 13 выбирается таким образом, чтобы средний период сме- 20 ны попярности сигнапа на выходе датчика 6 псевдослучайных интервалов, определяемый частотой импупьсов на выходе депитепя 13, равняпся выбранному периоду замираний в канапе связи. 25

Эпемент НЕ 5 необходим дпя того, чтобы импупьсы с выходов входного каскада 1 и депителей 10-13 не срвпадали во времени, чем обеспечивается устойчивость работы комбинационных схем уст-50 ройства.

Таким образом, предлагаемое устройство позвопяет с достаточной степенью адекватности модепировать дискретный радиоканал связи с замираниями и обеспечивает более высокую степень воспроизводимости и стабильности параметров искажения сигнапа в дискретном канале связи из-за отсутствия в предлагаемом устройстве анапоговых элементов, а также возможность в качестве параметра моделируемого канала непосредственно задавать закон распределения ппотности вероятности временных искажений фронтов посыпок. Кроме того, предпагаемое 45 устройство повышает эффективность проверки и контроля аппаратуры приема и регистрации дискретных сообщений, тов И, прямой выход первого .9 -три гера соединен с 17 -входом второго 37 —. триггера и первым входом первого элемента И, инверсный выход первого Xlтриггера подключен к первому входу вто- рого элемента И, прямой выход второго .р-триггера подкпючен к второму входу второго эпемента И, а инверсный выход второго 3) -триггера соединен с вторым входом первого элемента И, т> -вход первого I}-триггера явпяется информационным входом .устройства, объединенные тактовые входы Q-триггеров и третьи входы элементов И соединены с тактовым входом устройства, о т и и ч а ю ш е— е с я тем, что, с целью повышения достоверности модепирования, оно допопнитепьно содержит эпемент ИЛИ, второй и третий элементы НЕ, четыре делитепя, группу бпоков сравнения, группу погических коммутаторов, группу реверсивных счетчиков, группу регистров хранения, общий эпемент И, две группы эпементов И, бпок выбора перехода, первый и второй допопнитепьные регистры хранения, бпок управления, допопнитепьный реверсивный счетчик, два дискретных эпемента задержки и триггер, причем выход первого элемента И входного каскада соединен с первым входом элемента ИЛИ и с первыми входами элементов И первой группы, вторые вхопы первых элементов И первой и второй групп подкпючены к выходу первого блока сравнения группы, выходы К -го блока сравнения группы (4

2, ..., И ) соединены с вторыми входами

2 (К-1 )-го и (2M1 )-го эяементов И первой и второй группы выход второго эпемента И входного каскада подкпючен к первым входам эпементов И второй группы и к второму входу эпемента ИЛИ, третьи входы P=p (=2, ..., 2 1) эпементов И первой группы непосредственно, а третьи входы у-х элементов И второй группы через первый элемент HE соединены с выходом генератора псевдоспучайной последовательности, вход которого подключен к выходу первого депитепя частоты, выходы первых эпементов И первой и второй групп подкпючены к >> -м входам первого и второго дискретных элементов задержки соответственно, вы ходы (2М+1)-х эпементов И ()6=1, И-1 ) первой и второй группы соединены соответственно с (И + М)-м входом первоlo и второго дискретных эпементов задержки, выходы 2l -х эпементов (1=1, ..., И +1 ) первой и второй групп подкпю-. чены соответственно к (И -L)-м входам

9 20 группы блока управления, входы второй группы которого соединены с разрядными выходами первого дополните пьного регистнитепьного регистра хранения, выход пер10

96299 первого и второго дискретных элементов задержки, тактовые входы которых соеди-. нены с выходом управпяемого депитепя частоты, выходы первого и второго ра хранения, а входы третьей группы бльдискретных эпементов задержки подкпюче- 5 ка управления подключены соответственны к нупевому и единичному входам триг- но к разрядным выходам второго допопгера, единичный выход которого явпяется выходом устройства, выход элемента ИЛИ вого делитепя частоты соединен с входом соединен с входами считывания блоков генератора псевдоспучайной поспедоватепьсравнения группы, входы первой группы ности, выход третьего депитепя частоты входов которых подключены к разрядным подкпючен к первому входу третьего выходам генератора псевдослучайной по- элемента И, второй вход которого соедиспедоватепьности, входы второй группы нен с вторым выходом бпока выбора певходов первого и последнего бпоков срав- рекпючения, а выход - с вторым входом ненни группы соединены с входами мини- >5 второго элемента И и с первым входом мапьного и максимального первого и по- четвертого элемента И, второй вход кото- спеднего погических коммутаторов груп- рого подключен к выходу третьего элены соответственно, группа выходов j --ro .мента НЕ, третий вход четвертого эпереверсивного счетчика группы (=1,..., мента И соединен с третьим выходом бпо(а-1) подкпючена к входам второй груп- 20 ка выбора перехода, суммирующий вход пы ) -го бпока сравнения группы, к вхо- допопнитепьиого реверсивного счетчика дам первой группы входов (+1)-го био- . подключен к выходу второго эпемента И, ка сравнения и к входам первой группы а вычитаюший вход — к выходу четвертопогических коммутаторов группы, входы ro эпемента И, выход четвертого депитевторой группы 1 -х погических коммута- 25 пя частоты соединен с входом датчика торов группы (j=l„,И-2) соединены с псевдоспучайных интервапов. выходами соответсгвуюшего регистра хра- 2. Устройство по и. 1, о т и и ч а— пения группы, входы третьей группы по- ю ш. е е с я тем, что блок управпения гических коммутаторов группы подкпюче- содержит два бпока сравнения и два тригны соответственно к входам констант уст-Зр гера, выходы которых являются соответройства, тактовые входы логических ком- ственно первым и вторым выходами бпомутаторов группы соединены с выходом ка, а тактовые входы — тактовым входом первого эпемента И, первый вход которо- блока управпения, причем счетные входы го подкпючен к выходу второго делителя триггеров соединены соответственно с вычастоты а второй вход — к первому выхо- ходами первого и второго блоков сравне1 35 ду бпока выбора перехода, управпяющие ния, входы первой группы которых явпяютвходы погических коммутаторов группы ся входами первой группы блока управпесоединены с выходом датчика псевдоопу- ния, а входы второй группы первого бпочайных интервапов, первым входом второ- ка сравнения явпяются входами второй

ro эпемента И, входом второго эпемента группы бпока управления, входы второй

HE первый выход погических коммута- группы второго бпока сравнения — входаторов группы соединен с суммирующим ми третьей группы блока управпения. входом соответствуюшего реверсивного 3. Устройство по и. 1, о т и и ч асчетчика группы, а второй выход с его ю ш е е с я тем, что логический комвычитаюшим входом, третьи выходы по- мутатор содержит блок эпементов НЕ, гических коммутаторов подкпючены сост- два сумматора, два блока сравнения, три ветственно к входам обшего эпемента И, элемента HE элемент ИЛИ, три эпеменвыход которого соединен с первым вхо- та И, выход переполнения первого сумдом блока выбора перехода, второй и тре- матора через первый элемент НЕ, а вытий входы которого подкпючены соответ- ход перепопнения второго сумматора не50 ственно к первому и второму выходам посредственно соединены соответственно блока управиения, тактовый вход которо- с первым и вторым входами первого элего соединен с тактовым входом устройст- мента И, выход которого подключен к ва непосредственно, а через второй эпе- первым входам второго эпемента Ии элемент HE - с входами четырех депитепей мента ИЛИ, второй вход которого соедичастоты и входом управляемого децитепя нен с выходом первого блока сравнения, 55 частоты, группа управпяюших входов ко- а выход — с первым входом третьего эпеТорого подкпючена к разрядным выходам мента И, выход второго блока сравнения реверсивного счетчика и к BKOABM первой через второй элемент НЕ подкпючен к

9629 второму входу третьего эпемента И, второй вход второго элемента И и третий вход третьего элемента И соединен соответственно со входом и выходом третьего элемента НЕ, первые входы обоих сум- $ маторов, подкпючены к соответствующим выходам бпока эпементов НЕ, входы которого, являюшиеся первой группой входов логического коммутатора, соединены с входами первой группы блоков сравнения, 10 входы второй группы второго сумматора, явпяюшиеся входами второй группы погического коммутатора, подключены соответственно к входам второй группы первого блока сравнения, входы второй груп- 1$ пы первого сумматора, соединены с входами второй группы второго бпока сравнения, вход третьего инвертора является управпяюшим входом логического коммутатора, тактовым входом которого явпяется третий вход второго эпемента И, сое диненный с четвертым BxoAQM третьего элемента И, выходы второго и третьего эпементов И являются соответственно пер вым и вторым выходами логического ком- $ мутатора, третьим выходом которого является выход второго блока сравнения.

4. Устройство по и. 1, о т и и ч а ю ш е е с я тем, что бпок выбора пере- хода содержит два узла выдепения перед- Зр него фронта, состояших из поспедоватепь99 22 но соединенных дифференцируюшей цепи и генератора импупьсов, элемент ИЛИ, двухтактный ЛК -триггер и элемент HE, axon дифференцируюшей цепи первого узла выделения переднего фронта соединен с 3входом триггера, явпяюшимся первым входом бпока, à g -axoa триггера, явпяюшийся вторым входом блока, соединен с входом лифференцируюшей цели второго узла выделения переднего фронта, подключенного выходом генератора импупьсов к первому входу элемента ИЛИ, второй вход которого соединен с выходом генератора импупьсов, первого узла выдепения переднего фронта, а выход эпемента ИЛИ подключен к тактовому входу триггера, инверсный выход которого является первым, а прямой — вторым выходами бпока вход эпемента НЕ явпяется третьим входом, а его BbIxoA — третьим выХодом бпоK8„

Источники информации, принятые вр вниелние при экспертизе

1. Авторское свидетепьство СССР

% 264772, кл. G 06 Р 1/00, 1968.

2. Авторское свидетельство СССР

М 409241. кл. G 06 G 7/48, 1971.

3. Авторское свидетельство СССР

N 455351, кп. G 06 G 7/48, 1973 (прототип).

962 999

Составитель В. Фукалов

Редактор Н. Ковалева Техред М. Тенер

Корректор Н. Буряк

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Заказ 7517/72 - Тираж 731 - Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5