Управляемый фильтр

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

„„КО644 (6l ) Дополнительное к авт. спид-ву (22) Заявлено 24.04.81(2 I ) 3281722/18-09 (5()M. Кл.

Н 03 Н 21/00 с присоединением заявки М

Гооударствсииый комитет (23 } Приоритет

ho делам изаоретеиий и открытий

Опубликовано 30.10.82. Бюллетень М 40

Дата опубликования описания 30.10.82 (53) УДК621,396..96(088.8) B. П. Авдеев, Л. П. Мышляев, А. А. Ершов, И. П. Строчков и A. В. Фролов (72) Авторы изобретения

Сибирский ордена Трудового Красног Знамени металлургический институт и Всесоюзный центральный ордена дового Красного (7l) Заявители

Знамени научно-исследовательский институт автоматизации омплек © СЕЩЗцд (54) УПРАВ !ЯЕМЫЙ ФИЛЬТР

Изобретение относится к автоматическому регулированию и управлению и может быть использовано в обшетехнических системах управления для выделения полезной низкочастотной составляющей измеренных сигналов.

Известен управляемый фильтр для выделения полезной составляющей измеренного сигнала, содержащий ограничитель уровня сигнала, два интегратора, масштабируюший блок, блок сравнения, первый вход которого подключен к входу устройства, а выход через ограничитель уровня сигнала к входу первого интегратора, выход которого подключен к выходу устройства, к второму входу блока сравнения и через второй интеГратор и масштабируюший блок к ограничителю уровня сигнала (1 ) .

Недостатком указанного фильтра является низкая точность выделения полезного сигнала при ес1апионарных структурно-статических свойствах полезного сигнала и помехи.

Известен управляемый фильтр, содержащий последовательно включенные первый блок сравнения, ограничитель уровня сигнала, и первый интегратор, последовательно включенные детектор, знака, второй блок. сравнения, второй интегратор, квадратор, первый масштабируюший

10 блок и первый сумматор, последовательно включенные второй масштабируюший блок и второй сумматор, причем первый вход первого блока сравнения соединен с входом управляемого фильтра, выход первого интегратора подключен к второму входу первого блока сравнения и к выходу управляемого фильтра, выход первого блока сравнения соединен с входом детектора знака, выход второго интегратора — с вторым входом второго блока сравнения, выход квадратора — с входом второго масштабирукшего блока, выход первого сумматора — <= дополни9706 тельным входом ограничителя уровня сигнала, выход второго сумматора — с дополнительным входом первого интегратора (2 J ..

В известном фильтре производится

-адаптация зоны ограничения ограничителя уровня сигнала и постоянной времени интег рирования первого интегратора. С этой целью сигнал о разности измеренного и сглаженного значений сигнала подается 10 на детектор знака, выходной сигнал которого в виде последовательности +1 и

-1 сглаживается экспоненциальным сглаживающим фильтром, возводится в квадрат, умножается на постоянную величину и суммируется с постоянными сигналами.

Недостатком известного управляемого фильтра является также низкая точность выделения полезного сигнала вследствие 20 сравнительно медленной адаптации настроечных коэффициентов управляемого фильтра при больших по величине (скачкообразных) изменениях полезного сигнала. (25

Цель изобретения — повышение точности фильтрации.

Поставленная цель достигается тем, что в управляемый фильтр, содержащий последовательно соединенные первый

30 блок сравнения, первый вход которого подключен к входной шине, ограничитель уровня сигнала и первый интегратор, выход которого подключен к второму входу первого блока сравнения, детек35 тор знака и последовательно соединенные ,второй блок сравнения, второй интегратор, выход которого подключен к первому входу второго блока сравнения, и квадратор, введены дополнительные блоки сравнения, 40 дополнительные интеграторы, ключи, дифференциатор, блок задержки, блок умножения, элемент ИЛИ и задатчики, причем первый дополнительный блок сравнения, первый вход которого объединен с первым

45 входом первого блока сравнения, первый дополнительный интегратор, выход кото -рого подключен к второму входу первого дополнительного блока сравнения, дифференциатор, детектор знака, блок задержки, блок умножения, другой вход которого подключен к выходу детектора знака, второй дополнительный блок сравнения, второй дополнительный интегратор, выход которого подключен к другому входу

° второго дополнителыюго блока сравнения, 55 третий дополнительный блок сравнения, другой выход которого подключен к выходу первого задатчика, элемент ИЛИ и

44 4 первый ключ соединены последовательно, при этом выход дифференциатора подключен к второму входу второго блока сравнения, между выходом квадратора и другим входом элемента ИЛИ включен четвертый дополнительный блок сравнения, другой вход которого соединен с выходом второго задатчика, выход первого дополнительного интегратора подключен к информационным входам первого и второго ключей, управляющий вход второго ключа — к выходу элемента ИЛИ, а выход — к управляющему входу первого интегратора, выход которого соединен с другим информационным входом первого ключа.

На чертеже представлена структурная электрическая схема предлагаемого филь тра.

Управляемый фильтр содержит последовательно соединенные первый блок 1 сравнения, ограничитель 2 уровня сигнала, первый интегратор 3, выход которого подключен к второму входу первого блока

1 сравнения, последовательно соединенные первый дополнительный блок 4 сравнения, и первый дополнительный интегратор 5, выход которого подключен к второму входу первого дополнительного блока 4 сравнения. Первые входы блоков 1 и 4 сравнения являются входом устройства. Выход первого дополнительного интегратора 5 подключен к информационному входу ключа 6 и к входу дифференциатора 7, выход ключа 6 подключен к второму входу первого интегратора 3.

К выходу дифференциатора 7 подключены последовательно соединенные детектор 8 знака, блок 9 задержки, блок 10 умножения, второй дополнительный блок 1 1 сравнения, второй дополнительный интегратор 12, выход которого соединен с вторым входом второго дополнительного блока 11 сравнения. Выход первого задатчика 13 подсоединен к второму входу третьего дополнительного блока 14 сравнения, к первому входу которого также подсоединен выход второго дополнительного интегратора 12. Выход детектора

8 знака подключен также к второму входу блока 10 умножения. К выходу дифференциатора 7 подключены также последовательно соединенные второй блок

15 сравнения, второй интегратор 1 6, выход которого подключен к второму входу второго блока 15 сравнения, квадратор 17, четвертый дополнительный блок 18 сравнения, второй вход которого соединен с выходом второго задатчика

5 9706

19. Выходы третьего дополнительного блока 14 сравнения и четвертого дополнительного блока 18 сравнения подключены к входам элемента ИЛИ 20, выход которого подключен к управляющим входам ключей 6 и 21. Выходы первого интегратора 3 и первого дополнительного интегратора 5 подключены соответственно к информационным входам ключа 21, выход которого является выходом фильт- 10 ра. При этом x (т. ) — измеренный в момент времени 1 сигнал, X (6 ) — выходной сигнал первого интегратора 3, x (В ) — выходной сигнал первого дополнительного интегратора 5, X (t )— оценка полезного сигнала (на выходе ключа 2 1 ) .

Управляемый фильтр работает следующим образом.

Измеренный сигнал х (6 ) поступает 20 на вход блока 1 сравнения, где из него вычитается выходной сигнал интегратора

3 Х (1 ) об оценке полезного сигнала фильтром, реализованным с помощью блока 1 сравнения, ограничителя 2 уров- 25 ня сигнала и интегратора 3. Сигнал о полученной разности K (6)= x(t) — x (t)

1 подается на ограничитель 3 уровня сит нала, в котором срезаются большие выбросы В (), что повышает точность 30 дальнейшего преобразования сигнала.

Выходной сигнал ограничителя 2 уровня сигнала поступает на вход интегратора 3.

Аналогично работает и фильтр второй цепи, реализованный с помощью блока

4 сравнения и интегратора 5. Для увеличения быстродействия в него. не введен Ограничитель уровня сигнала и постоянная интегрирования меньше, чем в интеграторе 3. Выходные сигналы х (6)

1 и X < (4 ) интеграторов 3 и 5 поступают на входы ключа 21.

Сигнал на переключение ключей 6 и

21 вырабатывается исходя из анализа сВОЙстВ cHI HBJIQ x g (C ), Для этОгО сигнал Х,1(1) поступает на вход дифференциатора 7, на выходе которого получается сигнал Ч (t ) о скорости изменения x (t ) .

Этот сигнал V(t ) идет на детектор 8 знака с законом функционирования

f+a при Ч(Ф) Ъ 0 (-1 при V(t) < 0 где (1) — выходной сигнал детектора 8 ° знака.

Сигнал 2 (Цс выхода детектора 8

55 знака поступает на блок 9 зацержки, где задерживается на время Y. и подается на блок 10 умножения, me умножается на сигнал Z (t) . 1 ем самым на вы-1

44 6 ходе блока 10 умножения полу вдается сигнал о знаковой корреляции ()и

z (т. — i). Этот сигнал подается на сглаживающий фильтр, реализованный с помошью блока 1 1 сравнения и интегратора

12. В результате получаем если сигнал

Ч(1)имеет знакопеременный характер, то сигнал о знаковой корреляции имеет также знакопеременный характер, а выходной сигнал интегратора 12 стремится к нулю; если сигналЧ(1) имеет один знак, положительный или отрицательный, то сигнал о знаковой корреляции равняется

+1, а выходной сигнал интегратора 12 стремится к +1.

В первом случае в сигнале х ()при2 сутствует высокочастотная составляющая, обусловленная помехой и поэтому целесообразно подключение на вход устройства выхода интегратора 3. Во втором случае имеет место большая скорость изменения полезного сигнала, и поэтому целесообразно подключение на вход устройства выхода интегратора 5. С этой целью выходной сигнал интегратора 12 сравнивается в блоке 14 сравнения с постоянным сигналом, поступающим с первого задатчика 13 и подается на элемент

ИЛИ 20.

Кроме того, выходной сигнал дифференциатора 7 поступает на сглаживающий фильтр, реализованный с помощью блока

15 сравнения и интегратора 16, а затем возводится в квадрат в квадраторе 17 для устранения знака сигнала. Выходной сигнал квадратора 17 сравнивается в блоке 18 сравнения с постоянным сигналом, поступающим со второго задатчика

19, и подается на элемент ИЛИ 20.

Если сигнал с выхода интегратора

12 и (или) сигнал с выхода квадратора

17 превышает задание величины, то в элементе ИЛИ 20 вырабатывается сиг нал, поступающий на управляющий вход ключа 21, который подключает к выходу устройства сигнал Х (4 ) с выхода интегратора 5. В это же время ключ 6 находится в разомкнутом состоянии.

Если же сигналы с выходов интегратора 12 и квадратора 17 не превышают заданные величины, то ключ 21 подключается к выходу устройства сигнал Х„(т.) с выхода интегратора 3. В момент, когда происходит переключение, по сигналу с выхода элемента ИЛИ 20 включается ключ 6 и в интегратор 3 записываются новые начальные условия с выхода интегратора 5. Затем через . ачанный пра7 970644 межуток времени ключ 6 выключается. вь

B результате в интегратор 3 вводятся вх новые начальные условия, соответствую- ср щие выходному сигналу интегратора 5. зн

Применение предлагаемого устройства позволяет повысить точность выделения де полезного сигнала в среднем на 35-45% бл по среднеподульному критерию, что при- ин водит к повышению точности расчета др

УпРавлЯюших воздействий в пРогнозиРУк 1О бл щих регуляторах. бл

Управляемый фильтр, содержащий последовательно соединенные первый блок сравнения, первый вход которого подключен к входной шине, ограничитель уровня сигнала и первый интегратор, выход кото-20 рого подключен к вторвму входу первого блока сравнения, детектор знака и последовательно соединенные второй блок сравнения, второй интегратор, выход которого подключен к первому входу второ- 25 го блока сравнения, и квадратор, о т л ич а ю шийся тем, что, с целью повышения точности фильтрации, в него введены дополнительные блоки сравнения, дополнительные интеграторы, ключи, дифференциатор, блок задержки, блок умножения, элемент ИЛИ и зацатчики, причем первый дополнительный блок сравнения, первый вход которого обьединен с первым входом первого блока сравнения, первый дополнительный интегратор, 30 Источники информации, принятые во внимание при экспертизе

l. Патент Великобритании № 1469605, кл. Н 3 W 1977.

2. Авторское свидетельство СССР по заявке № 2848482/09, кл. Н 03 Н 21/00, 1979 (прототип), формула изобретения! ход которого подключен г < q >р,му оду первого дополнительногс блэка авнения, дифференциатор, детектор ака, блок задержки, блок умножения, угой вход которого подключен к выходу тектора знака, второй дополнительный ок сравнения, второй дополнительный тегратор, выход которого подключен к угому входу второго дополнительного ока сравнения, третий дополнительный ок сравнения, другой выход которого подключен к выходу первого задатчика, элемент ИЛИ и первый ключ соединены последовательно, при этом выход дифференциатора подключен к второму входу второго блока сравнения, между выходом квадратора и другим входом элемента

ИЛИ включен четвертый дополнительный блок сравнения, другой вход которого соединен с выходом второго задатчика, выход первого дополнительного интегратора подключен к информационным входам первого и второго ключей, управляющий вход второго ключа — к выходу элемента ИЛИ, а выход — к управляющему входу первого интегратора, выход которого соединен с другим информационным входом первого ключа.