Устройство задержки

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 22.04.81 (21) 3277274/18-21 (51)М Nn з н 03 к 17/28 с присоединением заявки Nо—

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 30.1082. Бюллетень Мо40 (53) УДК621. 374. . 5 (088. 8) Дата опубликования описания 30.10.82

Ю.П.Романенко, Ю.В.Поляков, М.С.Сучкова и A.Â.Ëûñoâ / (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ЗАДЕРЖКИ

Изобретение относится к устройствам автоматики и может быть использовано для формирования соответствующих задержек подключения под ток раз" g личных разветвленных нагрузок, запитываемых от одного общего источника питания при запуске подачей питающего напряжения с индикацией состояния каж- дого иэ устроиств (включено — выклю" чено), с защитой устройства от короткого замыкания нагрузки и с ин" дикацией кратковременного пропадания тока в нагрузке °

Известно реле времени, содержащее времяэадающую RC-цепь, выход кото» рой подключен к входу порогового эле мента в виде двухтранэисторного аналога однопереходного транзистора, конденсатор памяти, соединенный с делителем бпорного напряжения через разделительный диод и связанный с эмиттером укаэанного аналога одиопереходного транзистора и выходного реле с магнитной памятью, обмотка которого включена последовательно с накопительным конденсатором, стабилитрон, балластные резисторы, разделительные диоды, при этом между точкой соединения. конденсатора памя ти с эмиттером аналога одиопереходго транзистора и разделительным диодом, с одной стороны, и отрицательной клеммой источника питания, с другой стороны, включены последовательно соединенные резистор и Диод, а между общей точкой соединения всех конденсаторов устройства и укаэанной клеммой питания включен второй диод (11.

Известно устройство задержки, содержащее соединенные последовательно времяэадающую цепь, компаратор, выполненный, например, на транзисторе с резистором и переключающем дибде в эмиттерной цепи, выходной транзистор с нагрузкой в коллекториой цепи, инвертор, включенный между компаратором и выходным транзистором, синхронные разрядный ключ и управляемый источник напряжения, запускающий ключ и развязывающее устройство, причем разрядный ключ подсоединен !параллельно конденсатору времязадающей цепи, а вход разрядного ключа совместно со входом управляемого источника напряжения подключены к общей точке соединения выходов развязывающего устройства и запускающего ключа, выход управляемого источника напряжения под.ключен к времязадающей цепи и инвен,970689

Устройство содержит ключ 1 исходного состояния, разрядный ключ 2, времязадающую цепь 3, компаратор 4, узел S развязки, управляемый делитель б, управляемый источник 7 напряжения, блокирующую цепь 8 обратной связи, узел 9 выдачи сигнала, свидетельствующего о состоянии устройства, (представляющей собой, например, элемент

И) и узел 10 памяти, содержащий, например, управляемый делитель ll, управляемый источник 12 и блокирующую цепь 13 обратной связи, нагрузку 14.

Устройство работает следующим образом.

При подаче питающего напряжения по шине Запуск конденсатор времязадающей цепи 3 разряжен, выходной уровень компаратора 4 низкий, транзистор узла 5 развязки заперт и, напряжение питания Е через резистор управляемого делителя б подается на вход управляемого источника 7, формируя на выходе его и на нагрузке 14 нулевой выходной уровень, который через блокирующую цепь S обратной связи подается.на транзистор управляемого делителя б, обеспечивая за- пертое его состояние. Аналогично формируется нулевой выходной уровень на выходе управляемого источника 12.

Высокий выходной уровень с управляемого делителя 11 открывает ключ 1 m исходного состояния, чтo приводит к эапиранию разрядного ключа 2 и началу заряда конденсатора времязадающей цепи 3, Нри достижении на зарядном конденсаторе некоторого уровня (формирование интервала задержки) на выходе компаратора 4 формируется высокий уровень, что приводит к отпиранию транзистора узла 5 развязки, подаче низкого входного уровня на вход управляемого источника 7 и формированию на выходе его высокого уровня, подача которого через блокирующую цепь 8 обратной связи на транзистор управляемого делителя б приводит к блокировке низкого уровня на входе управляемого источника 7.

Нагрузка 14 подключается под ток с соответствующей задержкой. Аналогично формируется высокий выходной уровень на выходе. управляемого источника 12. Низкий уровень на коллекторе управляемого делителя 11 запирает ключ 1 .исходного состояния, при этом открывается разрядный ключ

2 и разряжает зарядный конденсатор времязадающей цепи 3, при этом на выходе компаратора 4 формируется низкий уровень и транзистор узла 5 развязки запирается. Устройство приходит в исходное состояние. Сигнал о состоянии устройства задержки выдается для индикации или автоматической обработки с узла 9 выдачи сигнала, тору, вход развязывающего устройства подключен к общей точке выхддного транзистора и нагрузки, а вход запускающего ключа — к источнйку запус ка (2).

В укаэанном устройстве задержки отсутствует защита от короткого замыкания .нагрузки, нагрузка в общем случае включена не относительно корФ пуса, отсутствует индикация состояния устройства, что снижает его показатель надежности, Кроме этого, отсутствует возможность формирования соответствующих задержек подачи напряжения в разветвленные нагрузки, эапитываемые .от общего источника пита- 15 ния.

Бель изобретения — повышение надежности.

Указанная цель достигается тем, что в устройство задержки, содержа- 7{) щее соединенные последовательно времязадающую цепь и компаратор, разрядный ключ, подключенный параллельно конденсатору времязадающей цепи, узел Развязки, управляемый источник нап- 75 ряжения, нагрузку, введены управляемый делитель, блокирующая цепь обратной связи, ключ исходного состояния и узел памяти, при этом узел развязки включен между выходом компараторами выходом управляемого делителя, подключенного к входу управляемого источника напряжения, вход блокирующей цепи обратной связи подключен к входу управляемого источника и нагруз 35 ке, а выход — ко входу управляемого делителя, выход ключа исходного состояния подключен к входу управления разрядного ключа, а вход его — ко второму выходу узла развязки, вход уэ ла памяти соединен с входом ключа исходного состояния,общаяточка соединения ключа исходного состояния, времязадающей цепи,компаратора.,управляемого делителя и управляемого источника нап-r ряжения подключена к шине запуска. 45

В предлагаемом устройстве задержки узел памяти выполнен состоящим из соединенных послеДовательно управляемого делителя, управляемого источника и блокирующей цепи обратной связи, 5Q выход которой соединен с входом управляемого узла памяти.

С целью индикации состояния наг рузки в устройства может быть введен элемент И, через Который выход Управ- 55 ляемого источника устройства и выход управляемого источника узла памяти соединены с выходом индикации состояния устройства.

Для обеспечения индикации (регистрации) пропадания тока в нагрузке узел памяти должен подключаться к дополнительному источнику питания.

На чертеже представлена принципи-г альная электрическая схема предлагаемого .устройства задержки.

970689

При коротком замыкании нагрузки

14 на выходе управляемого источника

7 высокий уровень не формируется и не происходит блокировки его низкого входного уровня, поэтому после приведения устройства формирования временного интервала, состоящего иэ ключа исходного состояния, разрядного ключа, времязадающей цепи, компаратора, в исходное состояние нагрузка 14 не подключается под ток, о 10 чем свидетельствует состояние выходного уровня узла 9 выдачи сигнала;

При эапитке узла 10 памяти от другого источника питающего напряжения, поданного до или совместно с подачей 15

Eä по шине Запуск, устройство может фйксировать кратковременное пропадание Еп, так как происходит раэблокировка части устройства из узлов (управляемый делитель, управляемый источник напряжения, блокирующая цепь обратной связи, а устройство формирования временного интервала блокировано низким уровнем на коллекторе транзистора управляемого делителя 11, 25 т.е. повторное включение нагрузки 14 под ток невозможно без разблокировки узла 10 памяти.

Предлагаемое устройство и источник его питания защищены от короткого замыкания нагрузки, причем включение балластного резистора P > может повысить эффективность защиты. Кроме того обеспечивается возможность подключения нагрузки под ток без электромагнитного исполнительного эле мента, возможность контроля состояния нагрузки, а также возможность подключения под ток разветвленных нагрузок к общему источнику напряжения с соответствующей задержкой при 4О запуске подачей напряжения питания.

При.выполнении управляемого источника устройства в виде транзисторного ключа с обмоткой нейтрального электромагнитного реле в коллектор- 45 ной цепи устройство работает как реле времени, причем обмотка реле находится под током только во время формирования временного интервала

При запитке узла памяти от допол- 5() нительного источника обеспечивается возможность фиксации (контроля) режима кратковременного пропадания тока в нагрузке.

Большая часть устройства может. 55 . быть выполнена как в модульном, так и интегральном исполнении.

Все это позволяет сделать вывод, что предлагаемое устройство эадержки обладает достаточно высоким показателем надежности по сравнению с известными и обладает достаточно широкими функциональными возможностями.

Формула изобретения

1. Устройство задержки, содержащее соединенные последовательно времязадающую цепь и компаратор, разрядный ключ, подключенный параллельно конденсатору времязадающей цепи, узел развязки, управляемый источник напряжения, нагрузку, о т л и ч а ющ е е с я тем, чтo с целью повышения надежности, в него введены управляемый делитель, блокирующая цепь обратной связи, ключ исходного состояния и узел памяти, при этом узел развязки включен между выходом компаратора и выходом управляемого делителя, подключенного к выходу управляемого источника напряжения, вход блокирующей цепи обратной связи подключен к входу управляемого источника и нагрузке, а выход — к входу управляемого делителя, выход ключа исходного состояния подключен к входу управления разрадного ключа, а вход его — к второму выходу узла развязки,. вход узла памяти соединен с входом ключа исходного состояния, общая точка соединения ключа исходного состояния времязадающей цепи, компаратора, управляемого делителя и управляемого источника напряжения подключена к шине запуска.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что узел памяти выполнен иэ соединенных последовательно управляемого делителя, управляемого источника и блокирующей цепи обратной связи, выход которой соединен с входом управляемого делителя узла памяти.

3. Устройство по п. 2, о т л и ч а ю щ е е с я тем, что, с целью индикации состояния нагрузки в него введен элемент И, через который выход управляемого источника устрбйства и выход управляемого источника узла памяти соединены с выходом индикации состояния устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 612407, кл. H 03 К 17/28, 03 ° 01.77.

2. Авторское свидетельство СССР по заявке Р 2883697, кл. Н 03 К 17/28

20.02.80.(прототип) .

070689

Составитель И,Радько

Редактор Н.Безродная Техред С.Мигунова КорректорА. Гриценко

Заказ 8426/76 Тираж 959 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, г.Ужгород, ул.Проектная,4