Матричное устройство для умножения

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических республик

<1о972502 (61) ДополнителЬное к авт. саид-ву (22) Заявлено 060281 (21) 3247221/18-24 (и) М.ки.

G 06 F 7/52 с присоединением заявки ¹Государственный комитет

СССР но делаи изобретений и открытий (23) ПриоритетОпубликовано 07.1182, Бюллетень йо 41

)$3) УДК 681. 325. .5(088 ° 8) Дата опубликования описания 07-1182 (72) Авторы изобретения

A.Ô.Kàòêos, В.П.Романцов, Л.A.Çàéêîâà и Н.A

Институт проблем моделирования в энергетик

AH Украинской ССР (71) Заявитель (54) МАТРИЧНОЕ VCTPOACTBO ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычис лительной технике и .может быть использовано в быстродействующих цифровых арифметических устройствах..

Известно матричное вычислительное устройство для перемножения двоичных операндов, которое содержит входные регистры, матрицу вычислительных ячеек и блок суиматоров, причем каждая 10 вычислительная ячейка содержит эле- мент И и одноразрядный сумматор 1 .

Недостатком этого устройства является то, что оно осуществляет пере-: множение операндов, заданных только: .:в прямом коде.

Известно матричное множительное устройство осуществляющее перемно-t жение двоичных чисел со знаками.

Двоичные числа при этом, задаются в .дополнительном коде. Для перемноже-: ния чисел, заданных обратным кодом, это устройство не предназначено Е23.

Наиболее близким является устрой«. ство для перемножения двоичных операндов, содержащее матрицу вычисли- 25 тельных ячеек, каждая из которых со» держит элемент И и одноразрядный сумматор, причем первый.и второй вхо« ды вычислительной ячейки соединены соответственно с первым и вторым вхо-, 30 дами элемента И, выход которого соединен с одним из входов однораз-. рядного.сумматора, третий и четвертый входы вычислительной ячейки соединены соответственно с вторым и третьим входами одноразрядного сумматора, один из выходов которого соединен с третьим выходом вычисли тельной ячейки, а другой — с четвер:тым выходом вычислительной ячейки, причем первые выходы вычислительных ячеек каждой строки матрицы соединены с первыми входами последующих вычислительных ячеек той же строки матрицы, а первые входы вычислительных ячеек первого столбца матрицы являются первыми входами устройства вторые выходы вычислительных ячеек

,каждой строки матрицы соединены соот:вественно с вторыми входами вычислительных ячеек и последующей стро-. ки тех же столбцов матрицы, вторые

;входы вычислительных ячеек .первой .,строки матрицы являются вторыьи входами устройства,,третьи выходы вычислительных ячеек каждой строки матри- .цы соединены соответственно с третьими входами вычислительных ячеек пос, ледующей строки последующих столб цов матрицы, третьи входы вычисли972502 тельных ячеек первой строки матрицы являются третьими входами устройства, третьи входы вычислительных ячеек первого столбца матрицы являются четвертыми входами устройства, а третьи выходы вычислительных ячеек последнего столбца и последней строки матрицы являются первыми выходами устройства, четвертые выходы вычислительных ячеек каждой строки матрицы соединены соответственно с четвер-10 тыми входами предыдущих вычислительных ячеек той же строки матрицы„ четвертые выходы вычислительных ячеек первого столбца матрицы являются вторыми выходами устройства, а четвер 5 тые входы вычислительных ячеек последнего столбца матрицы являются пятыми входами устройства P3).

Данное устройство позволяет выполнять лишь .операцию перемножения двоичных операндов в прямых кодах.

Цель изобретения — расширение области применения устройства за счет

> возможности использования как прямых, так и обратных кодов входных операндов.

Указанная цель достигается тем, что в матричном устройстве для умножения, содер>кащем матрицу вычислительных ячеек, каждая из которых содер>кит элемент И и одноразрядный сум-З0 матор, причем первый-и второй входы вычислительной ячейки соединены соответственно с первым и вторым входами элемента И, первый и второй входы вычислительной ячейки соединены с первым и вторым выходами вычислительной ячейки соответственно, выход элемента И соединен с первым входом одноразрядного сумматора, третий и четвертый входы вычислительной,40 ячейки соединены соответственно с вторым и третьим входами однораэрядH0I î сумматора, выход суммы ксЪорого соединен с третьим выходом вычислительной ячейки, а выход переноса 45 соединен с четвертым выходом вычислительной ячейки, причем первые выходы вы ислительных ячеек каждой строки матрицы соединейы с первыми входами последующих вычислительных ячеек той же строки матрицы, первые входы вы-. числительных ячеек первог о столбца матрицы являются входами множителя устройства„ вторые входы вычислительных ячеек первой строки матрицы являются входами множимого устройства, третьи входы вь1числительных ячеек первой строки матрицы являются входами нулевого значения устройства, а третьи выходы вычислительных ячеек последней с»роки Матрицы являются 60 выходами устройства, четвертые выходы вычислительных ячеек каждой стро" ки матриць> соедйнены последовательно с четвертыми вхоДами предыдущих вычислительных ячеек той же строки мат- 65 рицы, вторые выходы вычислительных ячеек каждой строки матрицы соединены соответственно с вторыми входами вычислительных ячеек последующих строк последующих столбцов матрицы, а вторые выходы вычислительных ячеек последнего столбца матрицы . соедин ны с вторыми входами вычислительных ячеек первого столбца последующих строк матрицы, третьи выходы вычислительных ячеек каждой строки матрицы соединены соответственно с третьими входами вычислительных ячеек последующей строки тех же столбцов матрицы, четвертые выходы вычислитейных ячеек первого столбца каждой строки матрицы соединены с четвертыми входами вычислительных ячеек последнего столбца той же строки матрицы.

На фиг. 1 представлена блоксхема устройства; на фиг. 2 - блоксхема вычислительной ячейки.

Устройство содержит матрицу вычислительных ячеек 1, входы 2-4, выходы 5. Каждая вычислительная ячейка 1 содержит одноразрядный сумматор б и элемент И 7. Первые выходы вычислительных ячеек 1 каждой строки матрицы соединены с первыми входами последующих вычислительных ячеек 1 той же строки матрицы, первые входы вычислительных ячеек 1 первого столбца матрицы являются входами 2 устройства, вторые выходы вычислительных ячеек 1 каждой строки матрицы соединены соответственно с вторыми входами вычислительных ячеек 1 последующих строк последующих столбцов матрицы, вторые входы вычислительных ячеек 1 первой строки матрицы являются входами 3 устройства, вторые выходы вычислительных ячеек 1 последнего столбца матрицы соединены с вторыми входами вычислительных ячеек 1 первого столбца последующих строк матрицы, третьи выходы вычислительных ячеек 1 каждой строки матрицы соединены соответственно с третьими входами вычислительных ячеек 1 последующей строки тех же столбцов матрицы, третьи входы вычислительных ячеек 1 первой строки матрицы являются входами 4 устройства, третьи выходы вычислительных ячеек 1 последней строки матрицы являются выходами 5 устройства, четвертые выходы вычислительных ячеек 1 каждой строки матрицы соединены с четвертыми входами предыду щих. вычислительных ячеек 1 той же строки матрицы, четвертые выходы вычислительных ячеек t первого столбца каждой строки матрицы соединены с четвертыми входами вычислительных ячеек 1 последнего столбца тех же строк матрицы.

Первый и второй входы вычислительной ячейки 1 соединены соответственно с первым и вторым входами эле972502 мента И 7, выход которого соединен с первым из входов одноразрядного сумматора б, третий и четвертый входы вычислительной ячейки 1. соединены соответственно с вторым и третьим входами одноразрядного сую атора б, выход суммы которого соединен с третьим выходом вычислительной ячейки 1, а выход переноса соединен с четвертым выходом вычислительной ячейки 1.

Число вычислительных ячеек в каждой строке матрицы ы число строк устройства определяются как m, где mразрядность мыожимого и множителя.

Кратко изложим алгоритм перемноже ния двоичных операндов в обратных кодах с неявной коррекцией произведения, который используется в устройстве.

Перемножение двоичных операндов в обратных кодах. Представление двоичных операндов в обратных, кодах необходимо для выполнения операции умножения отрицательных двоичных операндов.

1 1101011111

О 0000000000

1 1111010111

О 0000000000

О 0000000000

О 0000000000.

9 0000000000,, 1 01111Л11О

О 1011111111

1 0101111111

Состояние 1 выходов выходов элементов и каждой строки матрицы, Представление отрицательных двоичных операндов в обратном коде имеет вид ! А%И (1+ (1- 2 ) -1а/)= (2- 2 -/а/) где m - разрядность операндов, /а/модуль двоичного операнда.

Произведение двух отрицательных двоичных операндов есть псевдопроиэведение . (2 - 2" — /а/) (2 - 2 -/с/)

=(2 - 2 ) — (2 - 2;"Ъ/а/ -(2 - 2 ) /of+ . + ac. . Для.получения правильного результата в процессе выполнения умножения выполняется коррекция, т.е. к псевдопроизведению прибавляется выражение — P2 - 2 ") - (2 "2 )raj(2 - 2 ) / с / ).

При умножениы двоичных операндов в обратных кодах s устройстве за счет соответствующих выутриматричных соединений коррекция выполняется неявно в процессе умножения, результат получается в обратном коде.

Пример. Множимое

1. 1101011111 »5»

32

Иыожитель

1 . 0100011111 -23

1 1010111111

О 0001110011 4- 115

1024

Перемножение двоичных операндов в прямых кодах, Так как представление положительных двоичных операндов в обратном коде совпадает с их представлением в прямом коде, операция выполняется вышеуказанным способам.

1() Операция умножения двоичных операндов с разными знаками, представленных в обратных кодах, выполняется аналогичным образом.

Устройство работает следующим об-!

5 разом.

Пры Выполнении операции умножения двоичных m-разрядных операндов в обратных кодах от старших разрядов множителя на входы 2 устройства пос20 тупают разряды множителя, причем знаковый разряд множителя поступает .на первый вход вычислительной ячейки 1 первой строки первого столбца матрицы, на последующие (m--1) первым

25 входов вычислительных ячеек 1.последукщих строк первого столбца матрицы поступают разряды множителя в порядке убывания их весов. На входы 3 устройства поступают разряды множимо30 ro, причем знаковый разряд множимого поступает на второй вход вычислительной ячейки 1 первой строки первого столбца матрицы, (m-1) разрядов множимого поступают на вторые входы 2 вычислительных. ячеек 1 первой строЗэ ки последующих столбцов матрицы в порядке убывания их весов. При этом диапазон изменения кодов множимого и множителя ограничивается разрядами кода произведения. На входы 4 устрой40 ства подается код "0". Элементы И 7 вычислительных ячеек 1 первой строки матрицы формируют частичное произведение старшего разряда множителя на множимое. Одноразрядные суммато45 ры б вычислительных ячеек 1 каждой строки матрицы производят суммирование частичных произведений. Оконча.тельный результат операции — произ ведение в обратном коде с разрядноср тью а формируется на выходах сумм

; одноразрядных .сумматоров б вычислительных ячеек 1 последней строки мат. рицы, являющихся выходами 5 устройст ва.

Выполнение операции умножения . .m-paapapaaac двоичных операндов в прямых кодах от старших разрядов множителя выполняется аналогичным обра зом, так как представление положительного .числа в обратном коде совпадает с его представлением в прямом коде.

Таким ббраэом, прилагаемое устройство обладает расширенной областью применения по сравнению с известным ез и позволяет произвести неявную кор97250.2

Формула изобретения о

Матричное устройство для умножения, ц ;содержащее матрицу вычиелительных у ячеек, каждая из которых содержит и элемент И и одноразрядный сумматор, в причем первый и второй входы вычис- .10 к лительной ячейки соединены соответственно с первым и вторым входами эле- л мента И, первый и второй входы вычис- п лительной ячейки соединены с первым и вторым выходами вычислительной ячей-,5 л ки соответственно, выход элемента И

;соединен с первым входом одноразрядного сумматора, третий и четвертый м ,:входы вычислительной ячейки соедине- н ,ны соответственно с вторым и третьим д входами одноразрядного сумматора, вы- в ход суммы которого соединен с третьим . выходом вычислительной ячейки, а.выход переноса соединен с четвертым п выходом вычислительной ячейки, при- р чем первы@ выходы вычислительных яче- в ек каждой строки матрицы соединены с первыми входами последующих вычислительных ячеек той же строки матрицы, первые входы вычислительных ячеек п nepsoro столбца матрицы являются входами множителя устройства, вторые входы вычислительных ячеек первой строки матрицы являются входами мно- жимого устройства, третьи входы Р вычислительных ячеек первой строки матрицы являются входами нулевого р значения, устройства, а третьи выходы вычислительных ячеек последней строки матрицы являются выходами рекцию результата в процессе умножения. устройства, четвертые выходы вычислительных ячеек каждой строки матрицы соединены последовательно с четвертыми входами предыдущих вычислительных ячеек той же строки матрицы, т л и ч а ю щ е е с я тем, что, с елью расширения области применения. стройства за счет как прямых, так обратных кодов входных операндов, торые выходы вычислительных ячеек аждой строки матрицы соединены сответственно с вторыми входами вычисительных ячеек последующих строк оследующих столбцов матрицы, а вто"

ые выходы вычислительных ячеек поседнего тупают разряды Соединены с торыми входами вычислительных ячеек,, ервого столбца последующих строк атрицы, третьи выходы вычислитель-, ых ячеек каждой, строки матрицы соеинены соответственно с третьими ходами вычислительных ячеек послеющей строки тех же столбцов матрицЫ; етвертые выходы вычислительных ячеек ервого столбца каждой строки матицы соединены с четвертыми входами

ычислительных ячеек последнего толбца той же строки матрицы.

Источники информации, ринятые во внимание при экспертизе

1. Карцев М.A. Арифметика цифровых ашин. М., "Наука", 1969, с. 448.

2. Gehweiler Milllam F. etal.

ИОВ/801 correlator and muttiplier.

roc lEEE Nat. Aегоspace and Elect

ron. Couf (MAECON 74), 0ayton, l974, р; 252-259.

3. Карцев М.A. арифметика цифровых ашин. М., ".Наука", 1969,с. 438 (прототип).

97250 2

Составитель В.Березкин

ТехредМ.Гергель Корректор М.Демчик

Редактор A.Êîçîðèç

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Заказ 8518/41 Тираж 731 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5