Устройство тактовой синхронизации

 

О П И С А Н И Е п1)978378

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Ресттублии (61) Дополнительное к авт. свид-ву (22)Заивлеио 04.05.81 (21) 3286025/18-09 (Sl )М. К,п.

Н 044 7/02 с присоединением заявки М (23) Приоритет

3Ъоударотваивй комитат

ССОР ао делам изобретений и открытий (53) УД К 621,394. .662.2 (088.8) Опубликовано 30.11.82. Бюллетень М 44

Дата опубликования описания 02 12.82. (72} Автор изобретения

Г. К. Болотин

Ф с (71) Заявитель (54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ

Изобретение относится к передаче— дискретных сообщений и может быть использовано для обеспечения. тактовой синхронизапии приемной части аппаратуры. . Известно устройство поэлементного.

5 фазнровании, содержащее задающий, генератор, блок управления, входной блок, управляющий делитель и формирователь дополнительных корректирующих импульв1 1).

Недостатками данного устройства являются низкая точность, низкая помехоустойчивость и малое быстродействие фазирования.

Известно также устройство тактовой синхронизащти, содержащее посцедователь»ю но соединеНные первый реверсивный счетчик, первый триггер, первый элемент И, блок управления, управляемый делитель, .делитель частоты, первый элемент задер-20 жки, интеграторы и первый дешифратор, . выходы которого через управляемый де

;литель подсоединены к второму входу блока управления, последовательно сое2 диненные второй дешифратор, коммутатор, второй триггер и второй элемент И, выход которого. подсоединен к третьему . входу блока управления, последовательно соединенный второй элемент задержки, второй реверсивный счетчик и второй дешифратор, второй вход которого объ единен с входом второго элемента задержки, задающий хенератор, выход которого

- через другой вход управляемого делитеas подсоединен к первому входу фазового дискриминатора, второй вхоп которого обьединен с входом формирователя переднего фронта .импульса.и является входом усь ройства, при этом первый выход фазово- . го дискриминатора подсоединен к обьединенным вторым входам второго реверсивйого счетчика, а второй выход фазового ,дискриминатора подсоединен к третьему входу второго реверсивного счетчика и объединенным вторым входам первого реверсивноГо счетчика и второго элемента И, причем второй выход первого реверсивного счетчика подсоединен к

8 4 и четвертый триггер, к второму входу которого подключен третий выход управляеMoro делителя, а выход подсоединен к третьим входам первого и второго элементов И соответственно, выходы которых подсоединены к первому и второму входам элемента ИЛИ, при этом выход формиро-вателя переднего фронта импульса через последовательно соединенные третий алемент И и интегратор подсоединен к входу второго элемента задержки, а второй выход делителя частоты через третий mph гер подсоединен к второму входу третьего алемента И.

На чертеже представлена электричес"кая структурная блок-схема устройства тактовой синхронизации.

Устройство тактовой синхронизации содержит первый и второй реверсивные счетчики 1 и 2, первый и второй дешифраторы 3 .и 4, первый и второй элементы задержки 5 и 6, формирователь переднего фронта импульса 7, коммутатор 8, фазовый дискриминатор 9, первый, второй, тоетий и четвертый триггеры 10-13, первый, второй и третий алементы И 14-.

16, элемент ИЛИ 17, блок 18 управле ння, задающий генератор 19, управляемый делитель 20, делитель 21 и интегратор 22.

Управляемый делитель 20 может быть реализован в виде набора счетных триг- . геров и коммутатора. В зависимости от того, на каком из третьих входов управляемого делителя 20 имеется уровень напряжения логической единицы, коммутатор управляемого делителя 20 включает блок 18 управления. (первый выход и второй вход управляемого делителя 20) между выходом и входом соответствующих последовательно включенных. счетных триггеров управляемого делителя 20, т.е. изменяет шаг дискретизации подстройки частоты

На втором выходе управляемого дели геля 20 формируется с частотой телеграфирования тактовый меандр, а на третьем выходе «следующие с той же часто той импульсные сигналы.

В качестве делителя 21 может быть использован типовой счетчик, имеющий импульсные выходы. Период следования сигналов на первом выходе делителя 21 определяет время, в течение которого производится аншщз структуры принимаемых сообщений, на втором выходе дели тела 21 формируются импульсы с частотой, вдвое меньшей частоты телеграфи ров ания.

97837 второму входу второго триггера, а к второму входу первого триггера подключен второй выход коммутатора, к соответ« ствующим входам которого подключены соответствующие выходы первого реверсивного счетчика I 2).

Недостатками данного устройства являются низкая точность синхронизации и высокая сложность реализации, обуслов= ленные высоким уровнем помех в канале 1о связи.

Бель изобретения - повышение точнос ти синхронизации при упрощении устройства путем исключения части дешифраторов и управляемых делителей. 15

Для достижения поставленной цели в устройство тактовой синхронизации, содержащее последовательно соединенные первый реверсивный счетчик, первый триг гер, первый элемент И, блок управления, щ управляемый делитель, делитель частоты, первый алемент задержки, интеграторы и первый дешифратор, выходы которого через управляемый делитель подсоединены к второму входу блока управления, цоследо- 25 ватель«о соединенные второй дешифратор, коммутатор, второй триггер и второй элеs мент И, выход которого подсоединен к третьему входу блока управления, последовательно соединенные второй алемент ЧО задержки, второй реверсивный счетчик и второй дешифратор, второй вход которого объединен с входом второго элемента задержки, зайающий генератор, выход которого через другой вход управляемого делителя подсоединен к первому входу фазового дискриминатора, второй вход кото рого объединен с входом формирователя переднего фронта импульса и является вхопом устройства,при этом первый выход

;фазового дискриминатора подсоединен к объединенным вторым входам второго реверсивного счетчика и.первого алемента И и первому входу первого реверсивного счетчика, а второй выход фазового

45 дискриминатора подсоединен к третьему входу второго реверсивного счетчика и объединенным вторым входам первого реверсивного счетчика и второго алемента И, причем второй выход первого ревере сивного счетчика подсоединен к второму входу второго триггера, а к второму вхо-, ду первого триггера подключен второй выход коммутатора, к соответствуклцим входам которого подключены соответств » ющие выходы первого реверсивного счетчика, введены последовательно соединенные третий элемент И и третий триггер, по- i следовательно соединенные элемент ИЛИ

5 9783

В качестве интегратора 22 может быть;, использован типовой счетчик, имеющий импульсный вход, вход сброса, потенциал ные выходы каждого разряда (являющиеся первыми выходами интегратора) и импуль- 5 сный выход одного из промежуточных разрядов счетчика (являющийся вторым выходом интегратора) .

Устройство работает следующим образом. l0

Последовательность импульсов высокой частоты поступает с выхода задающего . генератора 19 на первый вход управляемо го делителя 20, на втором и третьем выхоаах которого формируются послепователь-, 1б ности тактовых импульсов (на втором выходе формируется тактовый меандр, а на третьем - узкие импульсы), следуемых с частбтой, близкой к..скорости дискретной модуляции (скорости твлеграфирования), jo принимаемых сообщений, поступающих на вход формирователя 7 переднего фронта импульса и фазового дискриминатора 9.

Фазовый дискриминатор 9 осуществляет сравнение фазы принимаемы с элементов 25 сообщения с фазой тактовых импульсов и при их несовпадении на одном из его выходов формируется корректирующий импульс (добавления или вычитания),поступающий на соответствующие входы 30 (суммирующие или вычитающие) реверсивных счетчиков 1 и 2. Реверсивный счетчик 1, осуществляя частичную защиту от ложной, подстройки частоты при случай» ных искажениях принимаемых элементов сообщения, производит усреднение входных величин. Если число импульсов, поступающих на один из входов (например, суммирующий) реверсивного счетчика 1, превысит число импульсов, поступивших на 0 его второй вход (вычитающий), на величину, равную коэффициенту пересчета реверсивного счетчика 1, на одном иэ выходов его последних разрядов (в данном случае на втором выходе, т.е. на выходе последнего разряда добавления) формируется импульс, устанавливающий соответствующий триггер (в данном случае трщ гер 10) в единичное состояние, подготавливающий к работе соответствукяций элемент И (в данном случае элемент

И 14) по первому входу. Сброс триггера

10 в нулевое состояние для.защиты от случайных искажений принимаемых элементов сообщения производится через коммутатор 8 сигналом с выхода промежуточного разряда вычитания реверсивного счетчика 1, т.е. частично усредненным CRPBRJIOh4.

78 6

Аналогичным образом. установка в единичное состояние триггера 11 произ-. водится максимально усредненнъ1м сигна» лом с третьего выхода (выхода последне» го разряда вычитания) реверсивного счет» чика 1, а его сброс в нулевое состояние частично усредненным сигналом с второго выхода коммутатора 8 (т.е. сигналом с выхода промежуточного разряда добавления реверсивного счетчика 1 ). Для обеспечения быстродействия и точности фаэи ,рования в условиях сильвах помех коэффициент част иного усреднения сбросовых сигналов сделан переменным, т.е. комму татор 8 осуществляет коммутацию сбро» совых входов триггеров 10 и 11 с выходами определенных разрядов вычитания и добавления реверсивного счетчика 1 в зависимости от того, на каком из пер вых входов коммутатора 8 (выходов де- шифратора 3) сформирован уровень на-, пряжения логической единицы. Сигнал на

I ,определенном выходе дешифратора 3 ihopмирувтся в зависимости от к@да числа, записанного в реверсивный счетчик 2, т.е. в зависимости от соотношения числа импульсов добавления и вычитания (т.e. отрвжима. работы устройства), поступивших с выходов фазового дискриминатора 9 за промежуток времени между двумя импульсами на втором выходе ин тегратора 22, что позволяет учесть, структуру принимаемых сообщений и повысить точность и быстродействие устройства, (интегратор 22 заряжается передними фронтами принимаемых элементов сообще ния).

Ввод информации в дешифратор 3 производится сигналом с второго выхода инте гратора 22. Этот же сигнал, задержанный в элементе 5 задержки на время, приблизительно равное длительности импульса, Осуществляет сброс реверсивного счетчика 2 в нулевое состояние. Емкость реверсивного счетчика 2 вь бирается достаточной для того, чтобы за время между дву» мя сбросовыми импульсами не произошло вго переполнение., Импульсы, следующие с частотой телеграфирования, с третьего выхода управля» емого делителя 20 периодически уста навливают триггер 12 в единичное состоание, единичный уровень напряжения с выхода которого подготавливает к работе по третьим входам элементы И 14 и 15.

Как следует иэ приведенйого выше процесса управления триггерами 10 и 11, они могут одновременно находиться в состоянии логического нуля, в единичном

7 97837 же состоянии может находить я только один из триггеров (триггер 10 или триггер 11). В случае, если триггер 10 и триггер 1 2 оба находятся в единичном состоянии, то первый же корректирующий импульс добавления (сформированный на первом выходе фазового дискриминатора 9) без усреднения проходит через элемент

И Ъ4 на суммирующий вход блока 18 ут равления. Одновременно с этим импульс 10 с выхода элемента И 14 через элемент

ИЛИ 17 постуг ет на сбросовый вход триггера 12, и реводя его. в нулевое состояние и запрещая (по третьему входу) прохождение импульсов через элемент 15

И 14. Вследствие того, что установка в единичное состояние триггера 12 производится с частотой телеграфирования, за время, равное длительности одного эле мента сообщения, на вход блока 18 уп- 2о равления не может пройти более одного . корректирующего импульса (истинного или ложного), что повышает помехоустойчивость устройства и точность фазирования (т.к. истинные корректирующие им- у5 пульсы формируются только по фронтам принимаемого элемента сообщения). Аналогичным образом триггер 12, управляя элементом И 15, уменьшает число ложных корректирующих импульсов вычитания ЗО проходящих на исключающий вход блока

19 управления.

Сигналы с выходов элементов И 14 и И 15 пбстунают на суммирующий и исключающий входы блока 18 управления, вследствие чего изменяется количество импульсов высокой частоты (поступающих с выхода задающего генератора 19), подвергаемых делению в управляемом делителе 20, и осуществляется подстрой-4а ка частоты и-фазы следования тактовых импульсов на выходе устройства.

Шаг подстройки (дискретизация) частоты и фазы тактовых импульсов, т.е. величина смещения тактового импульса на выходе устройства or его основного положения, приходящаяся на один добавленный или исключенный импульс, под. вергаемый делению в управляемом дели, теле 20, устанавливается в зависимости от того, на каком из выходов дешифрую« тора 4 имеется уровень напряжении логи-" ческой единицы. Уровень напряжения логической единицы на определенном выходе дешифратора 4 устанавливается в за55 висимости от показаний интегратора 22.

Ввод показаний интегратора 22 в дешифратор 4 производится через промежуток времени, равный периоду следования им«

8 8. пульсов на первом выходе делителя 21 и определяющий число элементов. принимаемого сообщения; анализ которого характеризует среднюю частоту чередования единичных и нулевых посылок и их групп в принимаемом сообщении, т.е. их статистическую характеристику..

Емкость интегратора 22 выбирается достаточной для того, чтобы за время между сбросовыми импульсами, поступающими с первого выхода делителя 21 через элемент 6 задержки, не произошло его переполнение. На информационный вход интегратора 22 через элемент И16 с выхода формирователя 7 переднего фронта импульса поступают импульсы, соответствующие по времени моментам перехода на входе устройства нулевых посылок принимаемого сообщения в единичные. Прохождением передних фронтов принимаемых элементов сообщения через . элемент И 16 (поступающих на его второй вход) управляет триггер 13, единичный уровень напряжения с выхода. которого (поступающий на первый вход элемента И 16) открывает элемент И 16 по первому входу. Установка триг ера

13 в единичное состояние производится сигналами с второго выхода делителя 21, частота следования которых вдвое ниже частоты телеграфирования (дискретной модуляции) принимаемых элементов сообщения. Сброс триггера 1 3 в нулевое состояние осуществляется сигналом с выхода элемента И 16. Вследствие этого значительно умеаьшается вероятность прохождения на информационный вход интегратора 22 ложных импульсов, обусловленных дроблениями в .канале связи принимаемых элементов сообщения.

Чем чаще чередуются единичные и, нулевые элементы или их группы в составе принимаемых сообщений, тем выше показании интегратора 22 и,тем меньше шаг подстройки частоты управляемого делителя 20, устанавливаемый дешифра тором 4 (путем включения блока 18 управления между соответствующими разря дами управляемого делителя 20).

Аналогичным образом, чем чаще чередуются единичные и нулевые элементы сообщении на входе устройства, тем меньше период следования сигналов на вто ром выходе интегратора 22,. т.е. тем (» меньше промежуток времени, в течение которого реверсивным счетчиком 2 опре деляется сОотЮшеНИе числа Импульсов добавления и вычитании, формируемых фазоаым дискриминатором 9.

97йй7й 10 рой элемент задержки, второй реверсивный счетчик и второй дешифратор, второй вход которого объединен с входом второго элемента задержки, задающий генератор, выход которого через другой вход управляемого делителя подсоединен к первому входу фазового .дискриминатора, второй вход которого объединен с входом формирователя переднего фронта импульса и является входом устройства, .при этом первый выход фазового дискри минатора подсоединен к объединенным вторым входам второго реверсивного счетчика и первого элемента И и первому входу первого реверсивного счетчика, .а второй выход фазового дискриминатора подсоединен к третьему входу второго реверсивного счетчика и обьединенным вторым входам первого реверсивногосчетчика и второго элемента И, причем второй выход первого реверсивного сче г чика подсоединен к второму входу вто- рого триггера, а к второму входу первого триггера подключен второй выход коммутатора, к соответствуюцшм входам которого подключены соответствующие выходы первого реверсивного счетчика, о т л и ч а ю ш е е с я тем, что, с целью повышения точности синхронизации при упрощении устройства путем искаючения части дешифраторов и управляемых делителей, введены последовательно соединенные третий элемент И и третий триггер, последовательно соепиненные элемент ИЛИ и четвертый триггер, к второму входу которого подключен тре" тий выход управляемого делителя, а выход подсоединен к третьим входам первого и второго элементов И соответст венно, выходы которых подсоединены к первому и второму входам элемента ИЛИ, при этом выход формирователя переднего фронта импульса через последовательно соединенные третий элемент И и интегратор подсоединен к входу второго элемента задержки, а второй выход делителя частоты через третий триггер подсоединен к второму входу третьего элемента И.

При наличии в канале связи искажений принимаемых элементов сообщения, заключающихся в формировании ложных значащих моментов, на выходе формирователя переднего фронта импульсов наряду с 5 истинными (т.е. сформированными при переходе нулевого элемента принимаемого сообщения в последующий единичный элемент) формируются и ошибочные (т.е. вызванные помехами) импульсы. Однако вве-10 дение третьего элемента И и четвертого блокировочного триггера, устанавливаемо» го в единичное состояние с вдвое меньшей частотой, чем частота телеграфирования, и сбрасываемого в нулевое состояние пер-15 вым же передним фронтом принимаемого сообщения, приводит к значительному уменьшению нисла л южных импульсов, осу шествляющих заряд интегратора. Вследствие этого при определении структуры (средней частоты чередования единичных и нулевых элементов сообщения или их групп) принимаемых сообщений допуска« ется значительно меньшая ошибка, чем в известном устройстве.

Повышение точности синхронизации обеспечивается в устройстве введением зашиты (элемент ИЛИ и третий триггер) от прохождения на суммирующий и исключающий входы блока управления ложных 5О .обусловленных дроблениями) корректирующих импульсов.

Технико-экономическая эффективность данного устройства состоит в повышении точности синхронизации при использовании устройства в каналах связи с высоким уровнем помех и высоких требованиях к помехоустойчивости, точности и быстро-"действию восстановления тактовой синхронизации.

Устройство тактовой синхронизации, содержащее последовательно соединенные первый реверсивный счетчик, первый триг. гер, первый элемент И, блок управления, управляемый делитель, делитель частоты, первый элемент задержки, интегратор и первый дешифратор, выходы, которого через управляемый делитель подсоединены к второму входу блока управления, последовательно соединенные второй дешифратор, коммутатор, второй триггер и

55 второй элемент И, выход которого подсоединен к третьему входу блока управления, последовательно соединенные втоФормула из обретения

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 467490, кл. Н 04 g 7 02, 1972.

2. Авторское свидетельство СССР по заявке М 2920489/18-09, кл. Н 04 L 7/02, 25.11.80 (прототип).