Двухразрядный сумматор в коде "м из n

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<и 980092 (61) Дополнительное к авт. свид-ву М (22) Заявлено 2 . 02.81 (21) З2у 776/18-24 с присоединением заявки №вЂ” (23)Приоритет

Опубликовано 07.12.82. Бюллетень № 45

Дата опубликования описания 07 . 12 .82 (5l)M. Кл.

6 06 Г 7/49

3Ьеудерстванай камитет

СССР ао делам изебретеиий и открытий

{53) УДК 681.325 (088.8) (72) Автор изобретения

В. А. Гуменюк с,,,з. я

1 - "; 1

Киевский ордена Трудового Красного Знамен институт, инженеров гражданской авиации (7l ) Заявитель (54) ДВУХРАЗРЯДНЫЙ СУММАТОР В КОДЕ "М ИЗ М"

Изобретение относится к вычислительной технике и предназначено для сложения и вычитания чисел, представленных в коде "М из й", где N - количество позиций в кодовом .слове; Мtl количество единиц" в кодовом слове.

Известен двухразрядный сумматор в коде "2 из 5", содержащий блок местного управления, преобразователи кодов операндов, матрицы элементов И, блоки коррекции, блоки переноса, шифратор младшего разряда и блоки выдачи старшего разряда суммы (1j.

Недостатком этого устройства является низкое быстродействие вследствие преобразования кодов операндов перед подачей их на матрицы элементов И.

Наиболее близким к предлагаемому является двухразрядный сумматор в коде "M из й", содержащий блок выдачи младшего разряда суммы, шифратор младшего разряда, блок контроля младшего разряда, матрицу сложения младшего разряда, блок переноса младшего раз2 ряда, блок переноса старшего разряда, матрицу сложения старшего разряда, шифратор старшего разряда, блок контроля старшего разряда, блоки выдачи старшего разряда суммы (2).

5 Недостатком этого устройства является то, что оно предназначено для выполнения . только одной арифметиче ской операции — сложения.

Цель изобретения - расширение функ о циональных возможностей двухразрядного сумматора в коде "М из й" за счет выполнения операции вычитания.

Поставленная цель достигается тем, .что двухразрядный сумматор в коде "М

15 из й", содержащий матрицу сложения младшего разряда, шифратор младшего разряда, первый блок выдачи младшегс разряда, блок контроля младшего раз-ряда, блок формирования переноса, матрицу сложения старшего разряда, дда шифратора старшего разряда, два блока выдачи старшего разряда, блок контроля старшего разряда, при3 9800 чем первый и второй входы матрицы сложения младшего разряда, являются соответственно входами младшего разряда первого и второго слагаемых устройства, ее первый выход подключен к входу шифратора младшего разряда, выход которого соединен с первым входом первого блока выдачи младшего разряда, второй и третий входы которого подключены соответственно к пер- 16 вому и второму выходам блока контроля . младшего разряда, первый и второй входы которого являются первым и вторым контрольными входами устройства, выход первого блока выдачи младше-Is го разряда является выходом младшего разряда результата устройства, второй выход матрицы сложения младшего разряда подключен к первому входу блока формирования переноса, первый и второй входы матрицы сложения старшего разряда являются соответственно входами старшего разряда первого и второго слагаемых устройства, ее первый выход подключен к входам первого и второго шифраторов старшего разряда, выход первого шифратора старmего разряда подключен к первому входу первого блока выдачи старшего разряда, выход второго шифратора старmего разряда подключен к первому входу второго блока выдачи старшего разряда, вторые и третьи входы первого и второго блоков выдачи старшего разряда подключены соответственно к nep3s вому и второму выходам блока контроля старшего разряда, первый и второй входы которого являются третьим и четвертым контрольными входами устройства, второй выход матрицы сложения старшего разряда подключен к второму входу блока формирования переноса, первый и второй выходы которого подключены к первым управляющим входам первого и второго блоков выдачи

45 старшего разряда соответственно, а выходы последних подключены к. выходу старшего разряда результата устройства, содержит блок формирования знака результата, второй блок выдачи младшего разряда, третий и четвертый блоки выдачи старшего разряда, при I чем входы младшего и старшего разрядов блока формирования знака результата подключены соответственно к первому и второму входам блока переноса и к первому и второму информационным выходам устройства, информационный вход блока формирования знака

92 ф результата подключен к информационному входу блока формирования переноса и к информационному входу устройства, управляющий вход блока формирования знака результата подключен к управляющему входу блока формирования переноса и к управляющему входу . устройства„ первый выход блока знака результата подключен к управляющему входу первого блока выдачи младшего разряда и к вторым управляющим входам первого и второго блоков выдачи старшего разряда, первый, второй, третий входы и выход второго блока выдачи младшего разряда соединены соответственно с первым, вторым, третьим входами и выходом первого блока выдачи младшего разряда, первый, второй входы и выход третьего и четвертого блоков выдачи старшего разряда подключены к первому, второму входам и выходу первого и второго блоков выдачи старшего разряда соответственно, третий вкод- и первый управляющий вход третьего блока выдачи старшего разряда подключены соответственно к третьему входу и первому управляющему входу первого блока выдачи старшего разряда, третий вход и первый управляющий вход четвертого блока выдачи старшего разряда подключены к третьему входу и первому управляющему входу второго блока выдачи старшего разряда соответственно, управляющий вход второго блока выдачи младшего разряда и вторые управляющие входы третьего и четвертого блоков выдачи старшего разряда подключены к второму выходу блока формирова -. ния знака результата.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 и 3 - функциональная схема блока знака результата; на фиг. 4 и 5 — функциональная схема блока переноса; на фиг. 6 и 7 — функциональная схема блоков, выдачи старше

ro разряда результата.

Устройство содержит матрицу 1 сложения младшего разряда, шифратор 2 младшего разряда, первый 3 и второй

4 блоки выдачи младшего разряда, блок 5 контроля младшего разряда, блок формирования 6 знака результата, блок 7 формирования переноса, матрицу 8 сложения старшего разряда, первый 9 и второй 10 шифраторы старшего разряда, первый 11 и второй 12, третий 13 и четвертый 14 блоки выдачи

980092 кроме того, соединены с соответствующими выходами вторых групп выходов 20

I =М ° p, / S старшего разряда, блок 15 контроля старшего разряда.

Блоки I и 8 устройства, представляют собой матрицы многовходовых элементов И, каждый из которых имеет два гальванически независимых выхода. Количество входов элемента И равно 2 M. Входы элементов И матриц 1 и

8 соединены с шинами кодов операндов согласно выбранному алфавиту. Шины кодов операндов соединены с входами матриц 1 и 8. Диагональные шины, объединяющие первые выходы элементов

И, соответствующих одинаковым результатам (без учета переноса) сложения, соединены с первыми группами выходов, а шины, предназначенные для выдачи сигналов "Сумма равна р- 1", блоков 4 и 8. Диагональные шины, объединяющие вторые выходы всех элементов И, соответствующих переносу нуля и переносу единицы, соединены с соответствующими выходами вторых групп выходов блоков 4 и 8, Блоки 2, 9 и 10 предлагаемого уст" ройства представляют собой группы из

Й многовходовых элементов ИЛИ. Входы элементов ИЛИ соединены с входами блоков 2, 9 и 10 согласно выбранному алфавиту. Результат сложения в блоках 2 и 9 шифруется в коде "М из М", а в блоке 10 - в коде "И из и с до

ГГ бавлением единицы. Количество входов элементов ИЛИ определяется по формуле где I - количество входов элемента

ИЛИ блоков 2, 9 и 10;

M - -количество "единиц" в кодовом слове.

Выходы элементов ИЛИ являются выходами соответствующих блоков 2, 9 и IO.

Блоки 3 и 4 предлагаемого устройства представляют собой группы из и четырехвходовых элементов И, где Мколичество позиций кодового слова.

Входы каждого элемента И соединены с соответствующим входом первой группы входов, вторым, третьим и четвертым входами блока. Причем, порядок подключения первых входов элементов

И к первому входу блока 4 противоположен тому, что принят для блока 3.

Выходы элементов И являются выходами соответствующего блока.

6.

Блоки 5 и 15 предлагаемого устройства представляют собой схемы контроля для кода "М из N" (полные дешифраторы, или пороговые схемы), на входы которых подаются кодовые слова, соответствующие вычитаемому и противоположные остальным операндам.

Блок 6 (фиг. 2 и 3) предлагаемого устройства состоит из двух групп элементов И. Первая группа (фиг. 2 1 предназначена для выработки сигнала

"+",(соответствующего положительному результату операции) и содержит

s m-I элементов И (где m - количество разрядов многоразрядного сумматора), выходы которых соединены с первым выходом блока. Вторая группа(фиг. 2) предназначена для выработки сигнала (соответствующего отрицательному результату операции) и содержит m элементов И, выходы которых соединены с вторым выходом блока 6. Количество входов элементов И и в первой и

5 второй группах последовательно меняется от 2 до m и в+1 соответственно.

Входы этих элементов соединены с входами (для второй группы элементов

И) блока таким образом, что при этом

6 учитываются возможности циклического переноса в младший разряд, из любого другого разряда (в остальных разрядах в этом случае, суммы равны р-1).

Блок 7 (фиг. 4 и 5) предлагаемого устройства состоит из двух групп по, -m-1 элементов И, причем количество входов этих элементов последовательно возрастает от 3 до m+1. Ïåðâàÿ (фиг. 3) и вторая (фи г. 4) группы предн азначены для выработки сигналов "ПО" и "П1" (перенос нуля и перенос единицы) соответственно. Выходы элементов И первой и второй групп соединены с первым и вторым выходами блока, соответ5 ственно. Входы, предназначенные для подачи сигналов "Перенос нуля" и

"Перенос единицы", блока соединены с соответствующими выходами блока непосредственно. Выходы элементов И в каждой группе соединены с соответст вующими входами блока таким образом, что при этом учитываются возможности циклического переноса в старший раз.ряд из любого другого разряда многоразрядного сумматора и из самого старстаршего разряда, если во всех остальных - суммы равны р-1. Следует отметить, что к-ый разряд (где к=2) многорязрадного сумматора, построенного

7 98009 на основе предлагаемого устройства, отличается тем, что элементы И блока

7, соответствующие переносам только из младших разрядов (т.е. "нециклическим" переносам), не имеют входов, соединенных с вторым входом блока.

Блоки 11-14 устройства представля.ют собой группы из N пятивходовых элементов И, Входы каждого элемента И соединены с соответствующим входом 16 блока. При этом порядок соединения первых входов элементов И с первыми входами соответствующих блоков 11 и

13 (фиг. 6) противоположен тому,, что принят для блоков 12 и 14(фиг. 7) 1$

Выходы элементов И являются выходами соответствующего блока.

Устройство работает следующим об-, разом, Оба операнда в коде "И из N" (при щ сложении) или один. операнд (уменьшаемое) в коде "M из N а другой операнд (вычитаемое) в коде, противоположному коду "И из Й" (при вычитании) поступают на матрицы 1 и 8 сло- 2$ жения соответственно разрядам. Одновременно сигналы, противоположные (по уровням напряжений в одноименных позициях кодовых слов) сигналам на входах этих матриц сложения, поступают $p на блоки контроля 5 и 15 соответствей но. Появление нескомпенсированной ошибки приводит или к появлению сигналов на выходах сразу нескольких .элементов И матрицы (матриц 1 и 8 сложения), или к отсутствию сигналов на их выходах. В первом случае будет отсутствовать разрешающий сигнал на выходе соответствующего блока контро ля. B обоих случаях на выходах ошибоч- ного разряда .(разрядов) сумматора сигналы результата будут отсутствовать, Если в кодовых словах операндов длиной N будет точно M "единиц", с первых выходов матриц 1 и 8 слбжения сигналы поступают в соответствующие шифраторы 2, 9 и 10, а с вторых выхо-, дов — в выходные шины устройства, в блок 6 знака результата и в блок 7 переноса. Одновременно сигналы, соответствующие переносам нулей и единиц, суммам, равным р-1 (если такие имеются) из других разрядов многоразрядного сумматора, и сигнал "Вычесть" (при вычитании} поступают на другие входы блока 6 знака результата и блока 7

$$ переноса. При вычитании с одного из выходов блока 6 знака результата сигнал ("+" или "-") поступает на вход

2 8 одного из блоков 3 или 4 выдачи младшего разряда результата, на входы одной из пар блоков 11, 13 или 12, 14 выдачи старшего разряда результата и в выходную шину устройства. При сложении отсутствующий в ряде случаев сигнал "+" дополняется (заменяется) поступившим из входной шины устройства сигналом "Сложить". С одного из выходов блока 7 переноса сигнал (ПО или П1) почтупает на входы одной из пар блоков 11, 12 или 13, 14 выдачи старшего разряда результата. На входы одной из этих пар блоков и на вход одного из блоков 3 или 4 выдачи младшего разряда результата поступают сигналы с соответствующих шифраторов

2, 9 и 10. Кроме того, на входы блоков 3 и 4 выдачи младшего разряда результата и блоков 11-14 выдачи старшего разряда результата поступают сигналы с соответствующих блоков

5 и 15 контроля. При наличии всех разрешающих сигналов на входах одного из блоков 3 и 4 выдачи младшего . разряда результата. и одного из блоков

11-14 выдачи старшего разряда результата, сигналы с выходов этих блоков поступают в выходные шины устройства.

Рассмотрим подробнее схему вычитания (А-В), которая используется в данном устройстве. Примем р= 10.

Пример 1. А.485, В-24. Представим В в виде дополнений до р-1 в каждом разряде: В = 75. Тогда А +

+ В = 85 + 75. Промежуточные результаты: 0 в младшем разряде и перенос

1 в старший разряд; 5 в старшем раз.ряде и перенос 1 в младший разряд, что при вычитании соответствует положительному результату ("+"). Тогда окончательно получаем результат в прямом коде: 1 в младшем разряде и 6 в старшем разряде.

Пример 2. А-24, В-85. Представим В в виде дополнений до р-1 в ,каждом разряде: В-14. Тогда А+В =

= 24+14 промежуточные результаты:8 в младшем разряде и перенос 0 в старший разряд; 3 в старшем разряде и перенос 0 в младший разряд, что при вычитании соответствует отрицательному результату ("-"). Тогда окончательно получаем результат в обратном коде (в виде дополнений до р-1 в каждом разряде}: 1 в младшем разряде и 6 в ,старшем разряде.

Пример 3. А-11, В-11. Представим В в виде дополнений до р-1

Формула изобретения

9 9800 в каждом разряде: В=88. Тогда А+В =

11+88. Промежуточные результаты:, . 9 в младшем разряде и перенос 0 в старший разряд 9 в старшем раз- . ряде и перенос 0 в младший раз- 5 ряд, Тогда па аналогии с вторым примером получаем окончательный результат: 0 в младшем и старшем разрядах. Знак "-" при нулевом результате нельзя отнести к существенным недостаткам предлагаемого устройства.

Пример 4 (для многоразрядного .сумматора) ° A=0010, В=0000.

Тогда A+B = 0 010 + 9999. Промежуточные результаты: 9 (т. е. сумма р-1) в младшем разряде и перенос 0 в старший разряд; 0 в старшем разряде иперенос 1 в m-1-й разряд 9 (т. е. сумма р-1) в m-1-ам разряде и перенос 0 в m-ый разряд;9 9 (т.е, сумма р-1 Ж в m-ом разряде и перенос. 0 в младший разряд. Учитывая то, чта между старшим и младшим разрядами возможен

"циклический" перенос .(в m îì и m 1-ом разрядах суммы р- 1) получаем окончательный результат: +0010.

Положительный эффект от внедрения предлагаемого устройства заключается в Расширении его функциональных возможностей, так как в этом устрой- Зо стве возможна не только сложение, но и вычитание чисел, представленных в коде "И из N

Двухразрядный сумматор в коде "И из N содержащий матрицу сложения младшего разряда, шифратор младшего 40 разряда, первый блок выдачи младшего разряда, блок контроля младшего разряда, блок формирования переноса, матрицу сложения старшего разряда, два шифРатоРа стаРшего Разряда, два 45 блока выдачи старшего разряда, блок контроля старшего разряда, причем первый и второй входы матрицы сложе.ния младшего разряда являются соответственно входами младшего, разряда

50 первого и второго слагаемых устройства, ее первый выход подключен к входу шифратора младшего разряда, выход которого соединен с первым . входом первого блока выдачи младшего

55 разряда, второй и третий входы которого подключены соответственно к первому и второму выходам блока контроля младшего разряда, первый и вто92 10 рой входы которого являются первым и вторым контрольными входами устройства, выход первого блока выдачи младmего разряда является выходом младшего разряда результата устройства, второй выход матрицы сложения младшего разряда подключен к первому входу блока формирования переноса, первый и второй входы матрицы сложения старшего разряда являются соответст" венно входами старшего разряда первого и второго слагаемых устройства, ее первый выход подключен к входам первого и второго шифраторов старшего разряда, выход первого шифратора старшего разряда подключен к первому входу первого блока выдачи старшего разряда, выход второго шифратора старшего разряда подключен к первому входу второго блока выдачи старшегб разряда, вторые и третьи входы первого и второго блоков выдачи стар- шего разряда подключены соответственно к первому и второму выходам блока контроля старшего разряда, первый и второй входы которого являются третьим и четвертым контрольными входами устройства, второй выход матрицы сложения старшего разряда подключен к.второму входу блока формирования переноса, первый и второй выходы которого подключены к первым управляющим входам первого и второго блоков выдачи старшего разряда соответственно, а выходы последних подключены к выходу старшего разряда результата устройства, отличающийся тем, что, с целью расширения его функциональных возможностей за счет реализации операции вычитания в . коде "И из М", сумматор содержит блок формирования знака результата, второй блок выдачи младшего разряда, третий и четвертый блоки выдачи младmего разряда, третий и четвертый блоки выдачи старшего разряда, причем входы младшего и старшего разрядов блока формирования знака результата подключены соответственно к первому и второму входам блока переноса и к первому и второму информационным выходам устройства, информационный вход блока,формирования знака результата подключен к информационному входу блока формирования переноса и к информационному входу устройства, управляющий вход блока формирования знака результата подключен к управляющему входу блока формирования перено11 980092 12 са и к управляющему входу устройст" равляющему входу первого блока выдачи ва, первый выход блока формирования старшего разряда, третий вход и знака результата подключен к управ- первый управляющий вход четвертого ляющему входу первого блока выдачи блока выдачи старшего разряда подклюмладшего разряда и к вторым управляю- g чены к третьему входу и первому упщим входам первого и второго блоков равляющему входу второго блока выдачи выдачи старшего разряда, первый, вто- старшего разряда соответственно, уп. рой, третий входы и выход второго равляющий вход второго блока выдачи блока выдачи младшего разряда соедине- младшего разряда и вторые управляющие ны соответственно с первым, вторым, 16 входы третьего и четвертого блоков третьим входами, и выходом первого выдачи старшего разряда подключены блока выдачи младшего разряда, пер- к второму выходу блока формирования вый, второй входы и выход третьего знака результата. и четвертого блоков выдачи старшего разряда подключены к первому, второ- 15 Источники информации, му входам и выходу первого и второго принятые во внимание при экспертизе блоков выдачи старшего разряда соот- 1. Авторское свидетельство СССР ветственно,. третИй вход и первый yn- . М 259480, кл. 6 06 Г 7/50, 1968. равляющий вход третьего блока выдачи 2. Авторское свидетельство СССР старшего разряда подключены соответст-20 по заявке Ю 2681286/18-24, венно к третьему входу и первому уп- кл. С 06 F 7/50, 1979 (прототип).