Устройство для сопряжения процессоров

 

(72) Авторы изобретения

С. В. Горбачев, Л. И. Сакун и Ю.Е. Шейнин /.

Ленинградский институт авиационного приборостроения (7l) Заявитель (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных многопроцессорных вычислительных системах.

Известна многопроцессорная вычислительная машина, в которой для пере. дачи информации между группами процессоров используются устройства коммутации (1

1а

Недостатком известного технического решения является возможность сохранения одного логического канала связи в каждом устройстве коммутации и притом только на период сеанса связи, после окончания которого связь разрушается по специальной команде, а занятые идентификаторы связи освобождаются. Таким образом, в случае необходимости параллельного обмена данго ными с несколькими адресатамм каждый процессор вынужден устанавливать ло" . гические каналы связи и разрушать по2 следние после окончания такого обмена последовательно с каждым адресатом. Отмеченный недостаток существенно ограничивает уровень распараллеливания процесса вычислений и управления в многопроцессорной вычислительной машине и ее производительность из-за задержек при организации процесса обмена информацией между процессорами.

Наиболее близким техническим решением к предлагаемому устройству является коммутатор процессоров, содержа" щий регистр идентификации адреса, два буферных регистра связи, два блока идентификации связи, блок управления, два дешифратора идентификаторов связи и два блока регистровой памяти, причем первый выход nepeoro буферного регистра связи соединен с первыми входами второго буферного регистра связи и блока управления, первый вход

:первого буферного регистра связи объединен с вторым входом второго буфер3 9914 ного регистра связи и подключен к первому выходу блока управления, первый выход второго буферного регистра свя- . зи подключен к вторым входам первого буферного регистра связи и блока уп- . равления, третьи входы первого и второго буферного регистров связи подключены к выходам одноименных блоков идентификации связи, входы-выходы которых соединены соответственно с первым и )0 вторым входами-выходами блока управления, третий вход-выход которого соединен с входом-выходом регистра иденти" фикации адреса, четвертые входы первого и второго буферных регистров связи s подключены к выходам одноименных блоков регистровой памяти, первые входы которых объединены соответственно с вторым и третьим выходами блока управления, четвертый выход которого подключен к вторым входам г первого и второго блоков регистровой памяти, третьи входы которых соединены соответственно с выходами одноименных дешифраторов идентификаторов связи, входы 2s которых объединены соответственно с вторыми выходами одноименных буферных регистров связи (2 ). !

Недостатком этого коммутатора процессоров при одновременном функциониЗО ровании в нем нескольких логических каналов связи, каждый иэ которых может использоваться для обмена информацией более чем двух процессоров, является низкая пропускная способность из-за необходимости передачи каждого сообщения по всему логическому каналу связи всем подсоединенным к нему процессорам, даже если это сообщение адресовано одному процессору с опреде- 40 ленным индексом. Это происходит потому, что в каждом коммутаторе процессоров для определения, по какому логи" ческому каналу связи передавать поступившие по магистрали в один из буфер- ных регистров связи сообщения, используются только соответствующие этому логическому каналу идентификаторы связи. И хотя в заготовке сообщения кроме идентификатора связи может переда- о ваться и индекс процессора-получателя, все равно сообщение будет передано через коммутаторы процессоров по логическому каналу связи всем процес.сорам, связанным логическим каналом ss с процессором-источником сообщения.

При получении очередного сообщения каждый процессор сравнивает индекс

04

4 процессора-получателя, находящийся в заголовке поступившего сообщения, со своим индексом, присвоенным ему ведущим процессором при установлении с ним связи. Если индексы совпадают, то сообщение принимается данным процессором-получателем, в противном случае оно не принимается; поскольку адресовано другому процессору.

В результате этого происходит перегрузка коммутаторов процессоров излишней передачей сообщений тем процессорам,. к которым они не адресованы и

I к уменьшению уровня параллелизма работы процессоров вследствие необходимости излишней обработки прерываний при приеме сообщений, что существенным образом сказывается на ограничении производительности всей многопроцессорной вычислительной машины в целом.

Целью изобретения является увеличение пропускной способности за счет повышения параллелизма обмена информацией между процессорами многопроцессорной вычислительной системы.

Поставленная цель достигается тем, что в устройство, содержащее регистр .идентификации. адреса, два буферных регистра связи, два блока идентифика- ции связи, б.":ок управления, два дешифратора идентификатора связи и два блока регистровой памяти, причем первый выход первого буферного регистра связи соединен с первыми входами второго буферного регистра связи и блока управления, первый вход первого буферного регистра связи соединен с вторым входом второго буферного регистра связи и первым выходом блока управления, первый выход второго бу-. ферного регистра связи подключен к вторым входам первого буферного регистра связи и блока управления; третьи входы первого и второго буферных регистров связи подключены соответственно к выходам первого и второгоблоков идентификации связи, входы-выходы которых соединены соответственно с первым и вторым входами-выходами блока управления, третий вход-выход которого соединен с входом-выходом регистра идентификации адреса, четвертые входы первого и второго буферных регистров связи подключены соответственно к выходам первого и второгоблоков регистровой памяти, первые входы которых срединены соответственно с вторым и третьим выходами блока уп-, 04 6

Блок управления содержит регистр адреса микрокоманд и арифметико-логический узел, первые и вторые входы которых являются соответственно первым и вторым входами блока, коммутатор адреса, коммутатор условий и память микрокоманд, причем группа выходов памяти микрокоманд соединена с четвертым-восьмым выходами блока, вход и первый выход - соответственно с выходом регистра адреса микрокоманд и первым входом коммутатора адреса, выходом подключенного к третьему входу регистра адреса микрокоманд, а вторым входом — K выходу коммутатора условий, первый-четвертый входы которого соответственно соединены с третьим и четвертым входами блока, вторым выходом памяти микрокоманд и первым выходом арифметико-логического узла, третий вход которого подключен к третьему .выходу памяти микрокоманд, а четвер" тый, пятый, шестой входы и группа выходов - соответственно к первому, второму и третьему входам-выходам и первому, второму и третьему выходам блока. а

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - одна из возможных реализаций блока управления; на фиг. 3 — пример реализации схемы блока идентификации связи.

Устройство содержит (фиг. 1) регистр 1 идентификации адреса, первый буферный регистр 2 связи, второй Gyферный регистр 3 связи, блок 4 управ-. ления, первый блок 5 идентификации связи, второй блок 6 идентификации связи, первый дешифратор 7 идентификаторов связи, второй дешифратор 8 иден-! тификаторов связи, первый блок 9 регист ровойй памяти, второй блок 10 регистровой памяти, первый блок 11 выбора маршрута и второй блок 12 выбора маршрута, включающие дешифраторы 13 и

14 установки, дешифраторы 15 и 16 сброса, регистры 17 и 18 маршрутизации, коммутаторы 19 и 20 идентификаторов связи, коммутаторы 21 и 22 инДексов процессоров, коммутаторы 23, и 24 маркеров. Блок 4 управления состоит (фиг. 2) из регистра 25 адреса микрокоманд, памяти 26 микрокоманд, коммутатора 27 адреса, коммутатора 28 условий, арифметико-логического узла

29, входов 30-33, входов-выходов 34-36 и выходов 37-44 блока, каждый из ,блоков 5 и 6 идентификации связи со5 9914 равления, четвертый выход которого подключен к вторым входам первого и второго блоков регистровой памяти, третьи входы которых соединены соответственно с выходами первого и второго дешифраторов идентификаторов связи, входы которых соединены соответственно с вторыми выходами второго и. первого буферных регистров связи, введены два блока выбора маршрута, каж- 1в дый из которых содержит дешифратор установки, дешифратор сброса, регистр маршрутизации, коммутатор идентифика" торов связи, коммутатор индексов процессоров и коммутатор маркеров, при- ls чем первые,.вторые, третьи и четвертые входы коммутаторов идентификаторов связи первого и второго блоков выбора маршрута соединены соответственно с вторыми выходами, четвертыми и третьими входами первого и второго буферных регистров связи и пятым и шестым выходами блока управления, первые и вторые входы и выходы коммутаторов маркеров первого и второго блокову выбора маршрута соединены соответственно с вторыми и третьими выходами первого и второго буферных регистров связи и третьим и четвертым входами блока управления, первые входы комму- зо таторов индексов процессоров первого и второго блоков выбора. маршрута под:ключены соответственно к третьим выходам первого и второго буферных регистров связи, вторые входы - к первому выходу, блока управления, третьи входы - соответственно к пятому и шестому выходам блока управления, а выходы - соответственно к первым входам дешифраторов установки и дешифраторов4 сброса одноименных блоков выбора маршрута, вторые входы которых соединены соответственно с выходами коммутаторов идентификаторов связи одноименных блоков выбора маршрута, а выходы - соответственно с первыми и вторыми входами регистров маршрутизации одно.именных блоков выбора маршрута, выходы которых йодключены соответственно к третьим входам коммутаторов маркеров одноименных блоков выбора маршрута, третьи входы дешифраторов установ" ки первого и второго .блоков выбора маршрута соединены соответственно с седьмым выходом блока урравления, восьмым выходом подключенного к третьим входам дешифраторов сброса первого и второго . блоков выбора маршрута.

7 9914 стоит (фиг. 3) из узла 45 приоритета, регистра 46 свободных идентификаторов, шифратора 47, дешифратора 48 занятых идентификаторов и дешифратора

49 свободных идентификаторов, выход

50 и вход-выход 51 блока.

Буферные регистры 2 и 3 связи предназначены для приема-передачи информации, поступающей с одноименной магистрали. Устройство может быть вклю- о чено между двумя магистралями, причем к каждой из магистралей может быть подключено несколько описываемых устройств и несколько процессоров, вследствие чего может быть полу- 1$ чена вычислительная система с многоуровневой структурой, каждый уровень которой представляет собой магистраль с подключенными к ней устройствами.

Блок 4 управления предназначен для анализа и обработки управляющей информации, принимаемой с магистралей, а также формируемой другими элементами устройства. Регистр 1 идентификации адреса обеспечивает распознавание $ обращения других устройств к данному устройству. Блоки 5 и 6 идентификации связи предназначены для выбора свободного идентификатора для логичЕсКого канала при установлении связи с другими устройствами (или процессорами), подключенными к одноименяой магистрали через соответствующий буферный регистр связи. Выделенные идентификаторы связи с выходов блоков 5 и

6 идентификаторов связи могут поступать на третьи входы буферных регистров 2 и 3 связи с коммутаторов 19 и

20 идентификаторов связи. Блоки 9 и

10 регистровой памяти предназначены для запоминания при установлении нового логического соединения между процессорами через данное устройство идентификаторов связи, сопровождающих любое сообщение, передаваемое с одной магистрали на другую. ичного кода индекса процессора. Коммутаторы 23 и 24 маркеров обеспечивают сЧитывание состояния маркера иэ определенного разряда регистров 17 и

18 маршрутизации в соответствии с конкретным идентификатором связи и конкретным индексом процессора. Выходы

Дешифраторы 7 и 8 идентификаторов связи обеспечивают выбор соответствующего регистра блоков 9 и 10 при считывании идентификатора связи в случае передачи сообщения через уст-. ройство на одноименную, магистраль по одной иэ установленных логических связей а также при записи вновь вы$$ .бранного свободного идентификатора в случае установления новой логической связи через данное устройство. Коммутаторы 19 и 20 обеспечивают передачу

04 8 на второй вход дешифраторов 13 и 14 установки и дешифраторов 15. и 16 сброса двоичного кода идентификатора связи либо из,одноименного буферного регистра связи при установлении разрушении логической связи, либо с выхода одноименного. блока идентификации связи при установлении логической связи, либо с выхода одноименного блока регистровой памяти при разрушении логической связи. Коммутаторы 21 и 22 обеспечивают выбор двоичного кода индекса процессора либо с третьего выхода одноименного буферного регистра связи, либо с первого выхода блока 4 управления. Первый и второй входы каждого из дешифраторов 13- 16 являются единым информационным входом, так что двоичные коды индекса процессора и идентификатора связи, поступающие на эти входы, образуют двоичный .код, разрядность которого равна сумме разрядностей каждого иэ них. Третьи входы дешифраторов 14 и

13 установки являются разрешающими и соединены с седьмым выходом блока 4 . управления. Дешифраторы 13 и 14 обеспечивают установку в единичное значение маркеров в одноименных регистрах

17 и 18 маршрутизации, которые при последующих сеансах связи свидетельствуют о наличии логического канала с данным конкретным идентификатором связи, ведущим к процессору с данным конкретным индексом. Дешифраторы 15 и 16 предназначены для сброса в нулевое состояние маркеров в одноименных регистрах 17 и 18 маршрутизации маркеров при разрушении в данном устройстве логических каналов, соответствующих конкретным идентификаторам связи и ведущих к процессорам с конкретными индексами. Регистры l7 и 18 маршрутизации предназначены для запоминания состояния маркеров, свидетельствующих о наличии логических каналов связи с определенными идентификаторами, ведущих к процессорам с определенными индексами. Разрядность регистA m ров 17 и 18 маршрутизации равна 2 2 где n - разрядность двоичного кода идентификатора, m — разрядность дво9914.9 первого и второго коммутаторов 23 и 24 маркеров являются выходами одноименных блоков 11 и 12 выбора маршрутов, которые обеспечивают воэможность передачи сообщений по логическим каналам связи только в тех направлениях, в которых находятся процессорыч получатели этих сообщении.

Блок 4 управления (фиг. 2) пред- ставляет собой микроконтролер управления, в котором регистр 25 адреса микрокоманд предназначен для запоминания адреса следующей микрокоманды.

Адрес с выхода регистра 25 поступает на адресный вход памяти 26 микрокоманд, который предназначен для выработки управляющих воздействий на все элементы устройства. Коммутатор 27 адреса предназначен для выбора кода адреса следующей микрокоманды в соответствии с информацией на управляющем входе, поступающей с выхода коммутатора 28 условий. В зависимости от указанной информации формирование кода адреса в регистре 25 производится беэ учета или с- учетом одного иэ признаков результатов операций, поступающих на вход коммутатора 28 условий. Коммутатор 28 условий обеспе30 чивает выбор конкретного признака ре. зультата операций в качестве условия для условного адресного перехода в микропрограмме. В качестве одного из признаков результатов используется

З5 сигнал переноса, формируемый арифметико-логическим узлом 29 при выполнении каждой операции..Арифметико-логический узел 29 обеспечивает выполнение арифметико-логических операций в фв соответствии с информацией, поступаю.щей на его управляющий вход с выхода памяти 26 микрокоманд, над информацией как поступающей на его информационные входы так и над промежуточны1

«45 ми результатами, хранящимися во внутренних регистрах узла 29. Каждый из блоков 5 и 6 идентификации связи (фиг. 3) содержит регистр 46, обеспечивающий хранение унитарных кодов

50 свободных идентификаторов, наличие

KoTopblx свидетельствует о возможности установить через данное устройство логический канал связи, не разрешая старые. Узел 45 приоритета обеспечивает выделение,левои единицы из

SS кода, хранящегося в регистре 36 свободных идентификаторов, и формироваwe унитарного кода свободного иден04 10 тификатора. Шифратор 47 предназначен для формирования двоичного кода свободного идентификатора. Дешифратор

48 занятых идентификаторов обеспечивает преобразование двоичного кода занятого идентификатора, поступающего íà его вход, в унитарный, с помо щью которого производится сброс со с гветствующего разряда регистра 46 свободных идентификаторов. Дешифратор 49 свободных идентификаторов обес печивает преобразование двоичного кода освобождаемого идентификатора при разрушении.занятого канала связи в унитарный код, с помощью которого производится установка в единичное состояние соответствующего разряда регистра 46 свободных идентификаторов.;

Устройство работает следующим об- разом.

Логические каналы связи, устанав; ливаемые в многопроцессорной вычислительной системе (машине), в каждом устройстве определяются своей парой соответствующих друг другу идентификаторов связи. При приеме сообщения, например, с первой магистрали через буферный регистр 2, производится замена сопровождающего сообщения идентификатора на соответствующий ему другой идентификатор, хранящийся в блоке 10 и имеющий силу для устройс в, подключенных к второй магистрали. Со считанным из блока 10 идентификатором принятое сообщение выдается через -буферный регистр 3 связи на вторую магистраль.

При приеме сообщения с второй магистрали действия устройства полностью аналогичны. Поэтому здесь и далее рассматривается работа устройства при передаче информации буферного регистра 2 в буферный регистр 3.

При обмене информацией по одному логическому каналу связи более чем двух процессоров для адресации процессоров-получателей используются индексы, которые передаются в заголовке каждого сообщения вместе с идентификатором. После приема в буферный регистр 2 заголовка сообщения одновременно с заменой поступающего идентификатора описанным выше способом в устройстве производится опрос соответствующего маркера в регистре 17 маршрутизации. Для этого принятые иден". тификатор с второго выхода и, индекс процессора с третьего выхода буферно9914 го регистра 2 подаются соответственно на первый и второй входы коммутатора

23, образуя при этом единый двоичный код, разрядность которого равна сумме разрядностей идентификатора и индекса.S

Этот двоичный код управляет передачей через коммутатор 23 состояния соответствующего разряда регистра 17, которое используется в блоке 4 при поступлении на его третий вход в качестве 10 признака результата операции для анализа возможности передачи поступившего с первой магистрали сообщения через буферный регистр 2 во вторую магистраль через буферный регистр 3. 15

Если опрашиваемый маркер равен единице, то все сообщение вместе с новым идентификатором, считанным из блока

10, передается через буферный регистр

3 связи на вторую магистраль, так как только при передаче в этом направлении (т. е. через данное устройство) по логическом канал связи сооб еУ У щ ние может достигнуть процессора-полу- чателя. Если опрашиваемый маркер в регистре 17 равен нулю, то сообщение во вторую магистраль не передается, поскольку маршрут по логическому.каналу к процессору-получателю принято30 го сообщения лежит через другие устройства, а не через данное. Поэтому принятый в буферный регистр 2 связи заголовок сообщения сбрасывается.

Каждый маркер в регистре 17 устанавливается в "1" при первоначальной прокладке логического канала связи с данным идентификатором к процессору с данным индексом через данное устройство с первой магистрали на вторую.

При этом блок 4 путем подачи соответ40 ствующих управляющих воздействий на четвертый вход коммутатора 19 и на третий вход коммутатора 21 обеспечивает соответственно передачу иденти"

45 фикатора связи с второго выхода оу ферного регистра 2 через коммутатор

19 на первый вход дешифратора 13 установки и индекса процессора с третьего выхода через коммутатор 21 на второй вход дешифратора 13 установки.

Дешифратор 13 при наличии на его третьем входе разрешающего сигнала с седьмого выхода блока 4 преобразует поступивший на его первые два входа . двоичный код в унитарный, который обеспечивает установление соответствующего разряда регистра 17 в "1".

Таким образом, фиксируется возможисточника из буферного регистра 2 ч рез блок 4 подается на второй вход коммутатора 22 и далее с его выхода поступает на второй вход дешифратора 14. Дешифратор преобразует поступивший на его первые два входа двоичный код в унитарный, с помощью которого производится установка в "1" соответствующего маркера в регистре 18, благодаря чему в последующих сеансах связи и в обратном направлении по логическому каналу связи обеспечивается всегда выбор одного маршрута, ведущего только к адресуемому процессору, а не ко всем процессорам, подключенным к данному логическому каналу.

Сброс маркеров в регистрах 17 и 18 производится при разрушении логического канала с конкретным идентификатором, ведущего к процессору с конкретным индексом.

При поступлении специальной команды разрушения логического канала в буферный регистр 2 идентификатор и индекс процессора соответственно через коммутаторы 19 и 21 поступают на пер" вые два входа первого дешифратора 15 сброса. При наличии разрешающего сигнала с седьмого выхода блока 4 дешифратор 15 формирует унитарный код, который обеспечивает сброс в "0" соответствующего разряда в регистре 17.

Если логический канал был двусторонним, то для сброса соответствующего разряда в регистре 18 считываемый с выхода блока 10 идентификатор, действующий на второй магистрали, передается через коммутатор 20 на первый вход дешифратора 16 сброса. Индекс процессора-источника транслируется с

04

12 ность передачи в дальнейшем всех сообщений процессору-получателю с дан- ным индексом. по логическому каналу связи с данным идентификатором через данное устройство с первой магистрали на вторую. Если устанавливаемый логический канал связи должен обеспечивать двусторонний обмен информацией между процессорами, являющимися абонентами логического канала, то одновременно с описанной ранее процедурой установки в "1" маркера в регистре 17 в данном устройстве производится установка в "1" соответствующего маркера в регистра 18. Для этого

eHoeb выбранный свободный идентификатор с выхода блока 6 подается через коммутатор 20 на первый вход дешифратора 14 установки. Индекс процессораеформула изобретения

13 9914 первого выхода буферного регистра 2 через блок Й на второй вход коииутатора 22, с выхода которого он поступает на второй вход дешифратора 16„ который в свою очередь формирует уни-. > тарный код, обеспечивая тем самым сброс в "О" необходимого иаркера в регистре 18., Таким образом, при использовании щ предлагаемого устройства в многопроцессорной системе увеличивается пропускная способность системы при обмене информацией между процессорами за счет обеспечения воэможности автомати-.g ческогр выбора при передаче информации по логическому каналу связи такого маршрута, при котором данные передаются только процессору-получателю, а не ко всеи процессорам, связанныи о одним логическим каналом. Введение автоматической маршрутизации при обмене информацией по одному логическому каналу связи, к которому может быть подключено много процессоров, делает эффективным применение таких" многоабонентских каналов связи для организации взаимодействия совокупности процессоров при совместнои решении одной задачи. Использование ино з .гоабонентских логических каналов связи при межпроцессорном обиене информацией позволяет значительно повысить уровень распараллелиъания вычислений между процессорами при одновремейном 35 решении множества подзадач. При одном и том же числЬ свободных идентификаторов для установления логических каналов связи в каждом устройстве системы в случае использования автоиатичес4в кой маршрутизации межпроцессорный обмен информацией по различным логическии каналам связи может вестись с большей интенсивностью, так как для передачи каждого сообщения адресату необходимо загружать меньшее число устройств систеиы.

Ф

1. Устройство для сопряжения процессоров, содержащее регистр идентификации адреса, два буферных регистра связи, два блока идентификации связи, блок управления, два дешифратора идентификаторов связи и два блока регистровой паияти, причем первый выход первого буферного регистра свяэи соединен с первыми входаии второго буферного регистра связи и блока управления, первый вход первого буферного регистра связи соединен с вторчи входом второго буферного регистра связи и первым выходом блока управления, первый выход второго буферного регистра связи подключен к вторым входам первого буферного регистра связи и блока управления; .третьи входы первого и второго регистров связи подключены соответственно к выходам первого и второго блоков иден" тификации связи, входы-выходы которых соединены соответственно с первым и вторым входами-выходами блока управления, третий вход-выход которого соединен с входом-выходом регистра идентификации адреса, четвертые входы первого и второго буферных регистров связи подключены соответственно к выходаи первого и второго блоков регистровой памяти, первые входы которых соединены соответственно с вторым и третьим выходаии блока управления, четвертый выход которого подключен .к вторыи входам первого и второго блоков регистровой памяти, третьи входы которых соединены соответственно с выходами первого и второго дешифратора идентификаторов связи, входы которых соединены соответственно с вторыии выходами второго и первого буфер-. ных регистров связи, о т л и ч а ющ е е с я тем, что, с целью увеличения пропускной способности, в устройство введены два. блока выбора маршрута, каждый из которых содержит дешифратор установки, дешифратор сброса, регистр .маршрутизации, коммутатор идентификаторов связи, коммутатор индексов процессоров и коммутатор маркеров, причем первые, вторые, третьи и четвертые входы коммутаторов идентификаторов связи первого и второго блоков выбора иаршрута соединены со" ответственно с вторыии выходами, четвуртыии и третьими входами первого и второго буферных регистров связи и пятым и шестыи выходаии блока управления, первые и вторые входы и выходы коммутаторов маркеров первого и второго блоков выбора маршрута соединены соответственно с вторыии и третьими выходами первого и второго буферных регистров связи и третьим и четвертым входами блока управления, пер-. вые входы коммутаторов индексов процессоров первого и второго блоков вы g 9914 бора маршрута подключены соответственно к третьим выходам первого и второго буферных регистров связи, вторые входы - к первому выходу блока управления, третьи входы - соответственно к пятому и шестому выходам блока управления, а выходы - соответственно к первым входам дешифраторов установки и дешифраторов сброса одноименных блоков выбора маршрута, вторые входы 10 которых соединены соответственно с выходами коммутаторов идентификаторов связи одноименных блоков выбора маршрута, а выходы - соответственно с первыми и вторыми входами регистров 15 маршрутизации одноименных блоков выбора маршрута, выходы которых подключены соответственно к третьим входам коммутаторов маркеров одноименных блоков выбора маршрута, третьи входы щ дешифраторов установки пс ваго и второго блоков выбора маршрута соединены соответственно с седьмым выходом бло. ка управления, восьмым выходом подключенного к третьим входам дешифраторов 2S сброса первого и второго блоков выбора маршрута.

2. Устройство по и. 1, о т л и ч аю щ е е с я тем, что блок управления содержит регистр адреса микрокоманд щ и арифметико-логический узел,,первые

04 16 и вторые входы которых являются соответственно первым и вторым входами блока, коммутатор адреса, коммутатор условий и память микрокоманд, причем группа выходов памяти микрокоманд соединена с четвертым-восьмым выходами блока, вход и первый выход - соответственно с выходом регистра адреса микрокоманд и первым входом коммутатора адреса, выходом подключенного к третьему входу регистра адреса микрокоманд, а вторым входом. — к выходу коммутатора условий, первые-четвертый входы которого соответственно соединены с третьим и четвертым входами блока, вторым выходом памяти микрокоманд и первым выходом арифметико-логического узла, третий вход которого подключен к третьему выходу памяти микрокоманд, а четвертый, пятый, шестой входы и группа выходов - соответственно к первому, второму и третьему входамвыходам и первому, второму и третьему выходам блока.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

It 633022, кл. G 06 F 15/16, 1976.

2. Авторское свидетельство СССР

It 734653, кл. G 06 F 3/04, 1977 (прототип).