Устройство для определения максимального числа из группы чисел

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик (61) Дополнительное к авт. сеид-ву (22) Заявлено 14.07. 81(21) 3316773/18-24

Р М К з

6 0.6 F 7/06 с присоединенивм заявки йо (23) Приоритет

Государственный комитет

СССР по делам изобретений и открытий

1з3) УДК681. 325 (088 ° 8) Опубликовано 230133. Бюллетень М? 3

Дата опубликования описаиия 2301$3

Й.Дудаш (ВНР), В.И.Корнейчук, A.Ï.ÈàôêîôcêèÖ, и В.П.Тарасенко j

У

Киевский ордена Ленина политехнический инстьгйут.. ., — / им. -50-летия Великой Октябрьской соцйадистйческой... / революции / (72) Авторы изобретения (71) Заявитель.(54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ МАКСИМАЛЬНОГО ЧИСЛА

ИЗ ГРУППЫ ЧИСЕЛ

Изобретение относится к автоматике и вычислительной технике, в част- ности к устройствам, сортировки чисел, и предназначено, например, для электронной цифровой вычислительной системы, выполненной на узлах с большой степенью интеграции..

Известно устройство для сравнения. нескольких чисел, содержащее связанные соответствующим образом регистры, по пять схем запрета-на каждый регистр, управляющий триггер и схему И, а также триггер, схему И и две схемы ИЛИ, общие для всего устройства(1).

Недостатком устройства является низкое быстродействие.

Наиболев близким к предлагаемому является устройство для поиска экстре-. мальных значений, содержащее регистры, группу элементов ИЛИ, первую груп.пу элементов И, группу элементов НЕ, вторую группу элементов И, блока запуска, блок фиксации значения пара.метра, блок фиксации адреса, разряд" ные элементы И, ИЛИ, причем выходы первых разрядов всех регистров непосредственно, а выходы остальных .разрядов регистров через первые разрядные элементы И соединены с входа- ми соответствующих элементов ИЛИ груп. ЗО пы, выходы которых соединены с входами группы элементов НЕ и информа» ционнъми входами элементов И первой группы, управляющий вход которой сое,динен с управляющим входом элементов

И второй группы и с первым выходом блока запуска, вход которого сОединен с входом устройства, выходы элементов И первой группы cîåäèíeíû с информационными входами блока фиксации значения параметра, управляющий вход которого соединен с вторым выхо. дом блока запуска и управляющим входом блока фиксации адреса, информационныв входы которого соединены с выходами элементов И второй группы, первый выход группы элементов HE непосредственно, а остальные через вто рые разрядные элементы И соединены с первыми входами разрядных элемен" тов ИЛИ всех регистров, вторые входы которых, кроме соответствующих первому разряду всех регистров, соединены с выходами соответствующих пер вых разрядных элементов И, вторыв входы элементов ИЛИ, соответствующих первому разряду, соединены с его выходом непосредственно, выходы разряд.ных элементов ИЛИ каждого регистра, кроме последнего, соединены с входа991413 входами задающих элементов P., инверсные выходы управляющего регистра всех разрядов, кроме первого и последнего, соединены с первыми входами соответст. вующих блокирующих элементов И-НЕ, вторые входы которых соединены с вы,ходами соответствующих блокирующих элементов НЕ, выход каждого j-го блокирующего элемента И-НЕ (j=.1, m-1; m - число регистров памяти) соединен с первым входом (j+1) -го пре» рывающего элемента И, выход каждого

3-ro блокирующего элемента И-HE соединен через (j+1)-й блокирующий элемент НЕ с вторым входом (j+1)-го блокирующего элемента И-НЕ, выходы всех прерывающих элементов И соединены с соответствующими входами блокирующего элемента ИЛИ-НЕ, выход которого соединен с первым входом блокирующего элемента ИЛИ, второй вход которого соединен с выходом последнего элемента задержки, а выход - с вторыми вхозадающих элементов .И соединены с вторыми входами соответствующих записывающих элементов И, прямые выходы всех разрядов управляющего регистра соединены с вторыми входами соответствующих прерывающих элементов H.

На чертеже представлена блок-схема устройства.

Устройство содержит регистры 1 памыти, записывающие элементы И 2, и-входовые элементы ИЛИ 3, регистр 4 результата, выходные элементы И 5, выходные элементы ИЛИ 6, управляющие элементы И 7, выходные элементы

НЕ 8, управляющий элемент ИЛИ 9, выходные элементы И-HE 10, управляющий регистр 11, прерывающие элементы И

12, блокирующие элементы НЕ 13, бло" кирующие элементы И-НЕ 14, блокирующий элемент ИЛИ-НЕ 15, блокирующий элемент ИЛИ 16, задающие элементы

И 17, элементы 18 задержки, вход 19 управления началом работы.

Устройство работает следующим об" разом.

Перед началом работы на регистры

1 памяти производится запись в них

mn-разрядных чисел, регистр 4 резуль. тата устанавливается в нулевое состояние, а все разряды управляющего регистра .11 устанавливаются в единич ное состояние, Сигнал начала работы, поступая с входа 19 последовательно на элементы

18 задержки, обеспечивает поразрядную, начиная со старших разрядов, выдачу с выходов выходных элементов

И 5 на выходные элементы ИЛИ 6 кодов всех сравниваемых чисел. Код j-ro разряда, j=1,2, ... n, k-го из срав" ниваемых чисел, считываясь с выхода элемента ИЛИ 6, поступает через управляющий элемент И 7к на k-ый вход управляющего элемента ИЛИ 9, так ми первого и второго разрядных элементов И последующих разрядов, выходы разрядных элементов ИЛИ последне" го разряда всех регистров соединены с информационными входами второй группы элементов И (2). 5

Недостатком данного устройства является его сложность.

Целью изобретения является сокращение оборудования.

Поставленная цель достигаЕтся тем, () что устройство для определения максимального числа из группы чисел, содержащее- регистры памяти, регистр результата, mn — входовых элементов

ИЛИ, выходные элементы НЕ, записываю-15 щие элементы И, выходные элементы И, причем выходы разрядов каждого регистра памяти соединены с первыми входами соответствующих записывающих элементов И, .выходы которых поразрядно соединены с входами соответствующих и-входовых элементов ИЛИ, выходы и-входовых элементов,ИЛИ соединены дами задающих, элементов И, выходы с соответствующими входами регистра результата, содержит блокирующие элементы НЕ, И-НЕ, выходные элементы

И-НЕ, выходные элементы ИЛИ, управляющие элементы И, ИЛИ, задающие элементы И, элементы задержки, блокирующие элементы ИЛИ, ИЛИ-НЕ, управля" ющий регистр, прерывающие элементы И, причем вход управления началом работы устройства соединен с первыми входами выходных элементов И, соответствующих старшему разряду каждого из регистров памяти, и с входогл первого 350 элемента задержки, выход каждоГо i-ro элемента задержки, где 11,..., n-1 (n — разрядность сравниваемых чисел), соединен с входом (i+1)-.ro элемента задержки и с первыми входами выход- 40 ных элементов И, соответствующих (i+1)-м разрядам каждого регистра памяти, выходы разрядов регистров памяти соединены поразрядно с вторыми входами соответствующих выходных эле- 45 ментов И, выходы выходных элементов

И, соответствующих каждому разряду каждого иэ регистров па1ляти, соединены с входами соответствующих выходных элементоз ИЛИ, выходы которых соединены с первыми входами соответст. вующих управляющих элементов И и с входами соответствующих выходных элементов НЕ, выходы которых соединены с первыми входами соответствующих выходных элементов И-НЕ, выходы управляющих элементов И соединены с соответствующими входами управляющего элемента ИЛИ, выход которого соединен с вторыми входами выходных элементов И-НЕ, выходы выходных элемен" тов И-HE соединены с соответствующи" ми входами управляющего регистра, прямые выходы управляющего регистра поразрядно соединены с вторыми входами управляющих элементов И и первыми 65

991413

Формула изобретения ров памяти соединены поразрядно с вторыми входами соответствующих выходных элементов И, выходы выходных элементов И, соответствующих каждому разряду каждого из регистров памяти, соединены с входами соответствующих выходных элементов ИЛИ, выходы коточто если в 3-ом разряде сравниваемых чисел есть хотя бы одна единица, то на выходе управляющего элемента ИЛИ

9 формируется единичный сигнал, который поступает на входы всех выход ных элементов И-НЕ 10, на другой вход 5 каждого из которых подается инвертированный выходньм элементом НЕ 8 код j-го разряда k-го числа, считанный с выхода выходного элемента ИЛИ б, с выхода выходного элемента И-HE 10

10к формируется сигнал нулевого уровня лишь в том случае, если í j-м разряде k-ro числа записан 0, а в одном из сравниваемых чисел в том же разряде записана 1, -в этом случае 0 с выхода выходного элемента И-НЕ 10 записывается в .k-ый раз ряд управляющего регистра ll, чем

k-ое число исключается из дальнейшего сравнения, так как нулевым потенциалом с выхода k ro разряда управляющего регистра 11 закрывается управляющий элемент И 7» .

Когда в результате описанной процедуры выделено максимальное число, на управляющем регистре 11 во всех разрядах записан 0, кроме S-ro разряда, соответствующего максимальному числу, в котором записана . 1 .

:Если выделенный S-тый разряд регистра 11 не является первым или m-тым, 30 то на выходах блокирующих элементов

И-НЕ 14 „, 14,..., 14д„ 1 формируют" ся сигналы нулевого уровня, если

Б=1, то 0 " выдается с выходов всех блокирующих элементов И-НЕ 14, à если Я=в, .то на выходе ни одного из .блокирующих элементов И-НЕ 14 не формируется нулевой сигнал. Единичный сигнал с S-ro разряда управляющего регистра 11 (если БФ1) поступает на 40 вход прерывающего элемента И 12 . (если S=l то 1 поступает на вход элемента И 12), но так как с выхода элемента И-НЕ 14 на другой вход элемента И 12 поступает нулевой 45 .сигнал, то на вйходе элемента И 12 формируется сигнал нулевого уровня.

Так как на вход всех последующих прерывающих элементов И .12, 12

12 „ подается с управляющего регист- 50 ра ll нулевой сигнал, то и на их выходы также поступает 0 . Если же установленными в 1 оказываются несколько разрядов управляющего регистра 11, то на выходе хотя бы одного из прерывающего элементов И 12 формируется сигнал единичного уровня.

Таким образом, единичный сигнал с выхода блокирующего элемента ИЛИ-НЕ

15 появляется лишь в том случае, ког- 60 да на управляющем регистре 11 записана ровно одна !1, т.е. в случае, когда выделено максимальное из сравниваемых чисел. Если таких чисел среди. =равниваемых несколько, то по окончании обработки последнего разряда иа вход блокирующего элемента ИЛИ 16 поступает единичный сигнал с выхода элемента 18д задержки. Сигнал об окончании операции сравнения с выхода блокирующего элемента ИЛИ-HE 15 (или с элемента 18 задержки), пройдя через

|блокирующий элемент ИЛИ 16, поступает на входы задающих элементов И 17, разрешая прохождение через них сигналов с выхода управляющего регистра

11. В результате, на выходе задающего элемента И 17, формируется сигнал единичного уровня, который открывает записывающие эЛементы И 29. 29fo ° »f

29 дЛя считывания кода S-го чйсла через укаэанные элементы И и элементы ИЛИ 3 на регистр 4 результата.

Таким образом, предлагаемое устройство для определения максимального числа иэ группы чисел позволяет снизить.аппаратурные затраты.

Устройство для определения максимального числа из группы чисел, со« держащее регистры памяти, регистр результата,Ип -входовых элементов ИЛИ, выходные элементы НЕ, записывающие элементы И, выходные элементы И, причем выходы разрядов каждого регистра памяти соединены с первыми входами соответствующих записывающих элементов И, выходы которых поразрядно соединены с входами соответствующих.

Yl--входовых элементов ИЛИ, выходы входовых элементов ИЛИ соединены с соответствующими входами регистра результата, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования, устройство содержит блоки-. рующие элементы НЕ, И-НЕ, выходные элементы И-НЕ, выходные элементы ИЛИ, управляющие элементы И,ИЛИ, задающие элементы И, элементы задержки, блокирующие элементы ИЛИ, ИЛИ-НЕ, управляющий регистр, прерывающие .элементы

И, причем вход управления началом работы устройства соединен с первыми входами выходных элементов H соответствующих старшему разряду каждого из регистров памяти, и с входом первого элемента задержки, выход каждого -го элемента задержки, где =1, ..., 11-1(— разрядность сравниваемых чисел)„ соединен с входом (+1) -го элемента задержки и с первыми входами выходных элементов И, соответствующих ((+1) -м разрядам каждого регистра памяти, выходы разрядов регист991413

7 в

Ф рых соединены с первыми входами соот,, элемента И,вцход каждого у -ro,áëîêèðóветствующих управляющих элементов И ющего элемента И-НЕ соединен через и с входами соответствующих выходных (j+1)-й блокирующий элемент НЕ с элементов НЕ, выходы которых соедине- вторым входом (j+1)-го блокирующего ны с первыми входами соответствующих элемента и-не, выходы всех прерываювыходных элементов И-НЕ, выходы уп- 5 щих элементов И соединены с соответстравляющих элементов И соединены с вующими входами блокирующего элемен- . соответствующими входами управляюще- та ИЛИ-НЕ, выход которого соединен го элемента ИЛИ, выход которого сое- с первым входом блокирующего элемендинен с вторыми входами выходных эле- та ИЛИ, второй вход которого соеди" ментов И-НЕ, выходы выходных элемен- 10 нен с выходом последнего элемента эатов И-НЕ соединены с соответствующи" держки, а выход - с вторыми входами ми входами управляющего регистра задающих элементов И выходы задающих прямые выходы управляющего регистра элементов И,соединены с вторыми вхо" поразрядно соединены с вторыми вхо- дами соответствующих записывающих дами управляющих элементов И и пер- . элементов И, прямые .выходы всех развыми входами задающих элементов И рядов управляющего регистра соединеинверсные выходы управляющего Регист. ны с вторыми входами соответствующих ра всех разрядов, кроме первого и прерывающих элементов И. последнего, соединены с первыми входами соответствующих элементов И-НЕ, Источники информации, от рых соединены с вы- пРинятые во внимание при экспертизе

1, Авторское свидетельство ССС р

:элементов НЕ,выход каждого

НЕ, каждого )-го блоки Р 328450, кл..6 06 Р 7/04, 1970.

И-НЕ ("=1 ... уй"1 2. Авторское свидетельство СССР рующего элемента

Р 525083 кл. G 06 F 7/06, 1975 сло perHCTpoB памяти) со AHHeH C 9 50 первым входом(+1) -ro .прерывающего (прототип).

ВНИИПИ Заказ 135/67 1ираж 704 Подписное

Филиал ППП "Патент" г ужгород, ул.Проектная,4